eda基于vhdl的串口設(shè)計(jì)-全文預(yù)覽
【正文】 入，加上反復(fù)求精的過程磨練，逐步對(duì)硬件描述綜合出的實(shí)際電路形式有了更多的理解，對(duì)延時(shí)和資源占用有了初步概念。初步實(shí)現(xiàn)了單片機(jī)和CPLD之間的通信。1 發(fā)送電路的波特率發(fā)生器的VHDL的仿真2發(fā)送模塊VHDL的仿真3 特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)的VHDL仿真4 接受模塊的描述的VHDL仿真5 綜合仿真結(jié)果與分析 本實(shí)驗(yàn)完成的RS232串口通信控制器，完成了課題要求的所有功能。發(fā)送模塊和接收模塊的VHDL語言描述按照事先的設(shè)計(jì)進(jìn)行編寫可以使電路思想明晰化，避免編程過程中用軟件的思維去描述硬件的電路系統(tǒng)，也可有效避免錯(cuò)誤。圖28 UART接收模塊仿真原理圖 。 UART接收模塊的功能：時(shí)時(shí)檢測(cè)線路，當(dāng)線路產(chǎn)生下降沿時(shí)，即認(rèn)為線路有數(shù)據(jù)傳輸，啟動(dòng)接收數(shù)據(jù)進(jìn)程進(jìn)行接收，按從低位到高位接收數(shù)據(jù)。開始wrsig=1Nidle=0YN發(fā)送數(shù)據(jù)Y停止位N結(jié)束Y圖23 UART發(fā)送數(shù)據(jù)算法示意圖（2）生成模塊文件 新建一原理圖文件，將VHDL源文件生成對(duì)應(yīng)的模塊文件如圖24所示，其中clk為時(shí)鐘輸入，datain為需要發(fā)送的數(shù)據(jù)輸入，wrsig為發(fā)送命令輸入，idle為忙閑信號(hào)輸出，tx為串行數(shù)據(jù)輸出端。當(dāng)然,你也可以選其它頻率的時(shí)鐘來產(chǎn)生4800Hz的時(shí)鐘。只是將設(shè)計(jì)過程和結(jié)果簡(jiǎn)述如下：首先用VHDL語言進(jìn)行設(shè)計(jì)輸入，并生成模塊文件如圖21所示，其中clk為50M系統(tǒng)時(shí)鐘輸入，clkout為325分頻后時(shí)鐘輸出。一般UART一幀的數(shù)據(jù)位數(shù)為8，這樣即使每個(gè)數(shù)據(jù)有一個(gè)時(shí)鐘的誤差，接收端也能正確地采樣到數(shù)據(jù)。以上模塊分別生成符號(hào)文件，最后在頂層模塊中進(jìn)行連接。接收電路的波特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)，提高接收的準(zhǔn)確性,減少誤碼率 輸入：16KHz晶振信號(hào)。發(fā)送模塊。中層模塊：具體實(shí)現(xiàn)頂層模塊的描述，包括的功能主要是串行發(fā)送電路的波特率發(fā)生器，發(fā)送模塊和接收模塊地區(qū)、接受模塊的分頻部分和驗(yàn)收。頂層描述了整個(gè)系統(tǒng)的功能和運(yùn)行；控制器子模塊實(shí)現(xiàn)系統(tǒng)中各個(gè)獨(dú)立而完整的功能部分。完成了核心模塊以及系統(tǒng)整體的仿真驗(yàn)證。 EDA課程設(shè)計(jì) 題目：基于VHDL的串口設(shè)計(jì)院系:機(jī)電學(xué)院班級(jí)：電氣103 姓名：張明軍 學(xué)號(hào)：20100744113日期：—目錄 任務(wù)要求 1課題要求 2設(shè)計(jì)目標(biāo)系統(tǒng)設(shè)計(jì) 1層次模塊劃分 2 分頻模塊的設(shè)計(jì) 3發(fā)送電路的波特率發(fā)生器的設(shè)計(jì) 4 接受模塊的設(shè)計(jì) 5 接收電路的波特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì) VHDL的描述思路 總體電路的描述 系統(tǒng)仿真驗(yàn)證 1 發(fā)送電路的波特率發(fā)生器的VHDL的仿真 2發(fā)送模塊VHDL的仿真 3 特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)的VHDL仿真 4 接受模塊的描述的VHDL仿真 5 綜合仿真 結(jié)果與分析 總結(jié)體會(huì)參考文獻(xiàn)附錄基于VHDL的串口設(shè)計(jì)任務(wù)書摘要：實(shí)驗(yàn)設(shè)計(jì)了基于VHDL描述的RS232串口通信控制器，通過串口調(diào)試工具實(shí)現(xiàn)CPLD向單片機(jī)的數(shù)據(jù)發(fā)送和單片機(jī)的數(shù)據(jù)接收。報(bào)告中給出了完整的設(shè)計(jì)思路和過程，并將系統(tǒng)分模塊進(jìn)行了詳細(xì)的設(shè)計(jì)，給出了VHDL語言
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