eda基于vhdl的串口設(shè)計-免費閱讀
【正文】 elsif falling_edge() then Hold=39。 else m:=m+1。 end if。 Num:=0。 Signal N:std_logic_vector(0 to 2) :=000。 entity _receive10 is port(,clr,clk1,clk3:in std_logic。 else Clock3=39。 if count=13 then Clock1=39。 entity count13 is port(clk,en:in std_logic。 else serial=Send_data(count)。 end 。 END PROCESS。139。 USE 。最深的感受在于，開始時一心專注于代碼的編寫和語法的使用，忽視了系統(tǒng)設(shè)計，導(dǎo)致設(shè)計結(jié)果不令人滿意，后來逐步采用自頂向下的設(shè)計思路，先從邏輯上把系統(tǒng)的功能和子系統(tǒng)的劃分描述清楚，然后設(shè)計各個模塊的接口和定義，最后分別去描述底層各個模塊的功能和實現(xiàn)，清晰明了，一氣呵成。設(shè)計之初對資源使用沒有多少概念，時常以軟件的思想描述硬件，在描述中使用乘法等資源耗費嚴重的操作，也曾使用過嵌套多層的IFELSE語句，產(chǎn)生很長的選擇器，降低了模塊的可靠性，增加處理延時。4 總體電路的描述 頂層符號文件描述如下： 5 系統(tǒng)仿真驗證 系統(tǒng)仿真分為兩個步驟進行，首先是關(guān)鍵模塊的仿真，驗證子系統(tǒng)功能的正確性，然后是綜合仿真，驗證整個系統(tǒng)的功能。圖27 UART接收模塊（3）波形仿真 新建一個原理圖文件，加入各功能模塊，并添加輸入輸出端口，各個模塊的連接如圖28所示。（1） 模塊流程圖根據(jù)以上發(fā)送過程，發(fā)送模塊算法示意圖設(shè)計如圖23所示。分頻器實現(xiàn)相對簡單，這里對其設(shè)計流程圖不做詳細介紹。輸出：接收到的數(shù)據(jù)。輸出：送往發(fā)送模塊的4800Hz的信號。2設(shè)計目標 根據(jù)課題要求，實驗中將目標進行了細化，敘述如下：設(shè)定數(shù)據(jù)幀格式為10bit，其中第一位為起始位，定位低電平，8位數(shù)據(jù)位，1位結(jié)無數(shù)據(jù)傳輸時為高電平； 系統(tǒng)設(shè)計1層次模塊劃分系統(tǒng)劃分為二層，自頂向下分別是頂層模塊、控制器子模塊。 EDA課程設(shè)計 題目：基于VHDL的串口設(shè)計院系:機電學(xué)院班級：電氣103 姓名：張明軍 學(xué)號：20100744113日期：—目錄 任務(wù)要求 1課題要求 2設(shè)計目標系統(tǒng)設(shè)計 1層次模塊劃分 2 分頻模塊的設(shè)計 3發(fā)送電路的波特率發(fā)生器的設(shè)計 4 接受模塊的設(shè)計 5 接收電路的波特率發(fā)生器和采樣時鐘的設(shè)計 VHDL的描述思路 總體電路的描述 系統(tǒng)仿真驗證 1 發(fā)送電路的波特率發(fā)生器的VHDL的仿真 2發(fā)送模塊VHDL的仿真 3 特率發(fā)生器和采樣時鐘的設(shè)計的VHDL仿真 4 接受模塊的描述的VHDL仿真 5 綜合仿真 結(jié)果與分析 總結(jié)體會參考文獻附錄基于VHDL的串口設(shè)計任務(wù)書摘要：實驗設(shè)計了基于VHDL描述的RS232串口通信控制器，通過串口調(diào)試工具實現(xiàn)CPLD向單片機的數(shù)據(jù)發(fā)送和單片機的數(shù)據(jù)接收。頂層描述了整個系統(tǒng)的功能和運行；控制器子模塊實現(xiàn)系統(tǒng)中各個獨立而完整的功能部分。發(fā)送模塊。以上模塊分別生成符號文件，最后
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