eda基于vhdl的串口設計-在線瀏覽
2024-08-02 12:32本頁面
【正文】 提供外部時鐘。對于16KHz 時鐘,需要設計一個13 進制的分頻器來產(chǎn)生4800 波特率的時鐘信號。（1） 模塊流程圖根據(jù)以上發(fā)送過程，發(fā)送模塊算法示意圖設計如圖23所示。 圖24 UART發(fā)送模塊圖25 UART發(fā)送模塊仿真原理圖4 接受模塊的設計根據(jù)采用的幀格式,需要發(fā)送的數(shù)據(jù)為10 位(1位開始位、8 位數(shù)據(jù)位、1 位停止位) ,在發(fā)送完這10位后,就應該停止發(fā)送,并使發(fā)送端電平處于邏輯1 ,然后等候下次的發(fā)送.接收電路比發(fā)送電路要復雜的多,接收電路要時實檢測起始位的到來,一旦檢測到起始位到,就要將這一幀數(shù)據(jù)接收下來。為簡化設計,幀格式仍然采用:1 位開始位+ 8 位數(shù)據(jù)位+ 1 位停止位。（1） 模塊流程圖 根據(jù)以上描述的接收模塊的功能，可將接收模塊算法示意圖設計如圖26所示。圖27 UART接收模塊（3）波形仿真 新建一個原理圖文件，加入各功能模塊，并添加輸入輸出端口，各個模塊的連接如圖28所示。編譯工程文件，編譯無誤后新建波形仿真文件，加入輸入輸出信號，設置系統(tǒng)時鐘clk為50MHz，進行UART數(shù)據(jù)接收的波形仿真，波形仿真報告如圖29所示圖29 UART接收模塊仿真結果 對上圖分析看出，UART接收模塊接收到的數(shù)據(jù)與UART發(fā)送模塊發(fā)送的數(shù)據(jù)相一至，每接收到一個數(shù)據(jù)都有一個讀取數(shù)據(jù)指示rdisg，UART接收模塊得到正確驗證5 接收電路的波特率發(fā)生器和采樣時鐘的設計為提高接收的準確性,減少誤碼率,每一位數(shù)據(jù)都用3 倍頻的波特率對數(shù)據(jù)進行采樣 ,然后對3 次采樣結果進行判決:如果3 次采樣中至少有2 次為高電平,則接收這一位數(shù)據(jù)被判決為高電平,否者,為低電平?？梢允褂肰HDL語言描述硬件電路了。由于進行了細致的模塊劃分，模塊的間的耦合程度降到了很低，這就使得電路設計的可靠性大為增強，只要模塊的輸出滿足了功能定義，整個系統(tǒng)就能正常工作，即便個別模塊出現(xiàn)問題，也不會過多影響到其他模塊。4 總體電路的描述 頂層符號文件描述如下： 5 系統(tǒng)仿真驗證 系統(tǒng)仿真分為兩個步驟進行，首先是關鍵模塊的仿真，驗證子系統(tǒng)功能的正確性，然后是綜合仿真，驗證整個系統(tǒng)的功能。由于頂層設計采用了子系統(tǒng)分模塊描述的方法，使得控制器具有很好的擴展性。本課題中并沒有在數(shù)據(jù)幀中加入校驗位，僅僅實現(xiàn)了1位起始位，1位停止位和8位數(shù)據(jù)位的傳輸。數(shù)字系統(tǒng)的設計，真正的重點在于把系統(tǒng)層面的設計做好，系統(tǒng)架構清晰，層次明確，穩(wěn)定性好，可擴展和可移植性好，這樣的系統(tǒng)給到用戶，只要添加用戶模塊或者稍作修改即可完成非特定的功能。設計之初對資源使用沒有多少概念，時常以軟件的思想描述硬件，在描述中使用乘法等資源耗費嚴重的操作，也曾使用過嵌套多層的IFELSE語句，產(chǎn)生很長的選擇器，降低了模塊的可靠性，增加處理延時。一個顯見的結論是描述代碼的長度和綜合后的電路形式與資源占用無必然聯(lián)系。行為級描述可能與實際綜合的電路產(chǎn)生不一致，需要謹慎對待。但是在最后將個子模塊進行綜合的時候出現(xiàn)了仿真結果不正確的現(xiàn)象，后經(jīng)過多次修改終于得到正確的結果。最深的感受在于，開始時一心專注于代碼的編寫和語法的使用，忽視了系統(tǒng)設計，導致設計結果不令人滿意，后來逐步采用自頂向下的設計思路，先從邏輯上把系統(tǒng)的功能和子系統(tǒng)的劃分描述清楚，然后設計各個模塊的接口和定義，最后分別去描述底層各個模塊的功能和實現(xiàn)，清晰明了，一氣呵成。總結體會對這次設計的題目起初不是很了解，后來通過同學、老師的解答和上網(wǎng)搜尋對設計有了一定的了解，對課
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