【正文】 激響應(yīng)濾波器的輸入輸出關(guān)系如下： （）0[][][]Nkynxhxhnk??其中，x[n]和 y[n]分別是輸入和輸出序列。乘法器的系數(shù)正好是傳遞函數(shù)的系數(shù)，因此這種結(jié)構(gòu)稱為直接型結(jié)構(gòu)，可通過式（）來實(shí)現(xiàn)，如圖 所示。在電路實(shí)現(xiàn)中，乘法器占用的邏輯單元數(shù)較多。N 階線性相位的因果 FIR 系統(tǒng)的單位沖激響應(yīng)濾波器可用對稱沖激響應(yīng) []]hnN??[]hn??或者反對稱沖激響應(yīng) []][]來描述。)1()Nh??圖 N為奇數(shù)圖 N為偶數(shù)有限沖擊響應(yīng)（FIR ）濾波器的特點(diǎn)：1 既具有嚴(yán)格的線性相位，又具有任意的幅度；2 FIR 濾波器的單位抽樣響應(yīng)是有限長的，因而濾波器性能穩(wěn)定；3 只要經(jīng)過一定的延時，任何非因果有限長序列都能變成因果的有限長序列，因而能用因果系統(tǒng)來實(shí)現(xiàn)；4 FIR 濾波器由于單位沖擊響應(yīng)是有限長的，因而可用快速傅里葉變換(FFT)算法來實(shí)現(xiàn)過濾信號，可大大提高運(yùn)算效率。6 FIR 濾波器比較大的缺點(diǎn)就是階次相對于 IIR 濾波器來說要大很多。99，0，0，0， 177。99， 0，0，0， 177。MATLAB 設(shè)計(jì)計(jì)算濾波器系數(shù)過程如下：FIR 濾波器參數(shù)設(shè)置，因?yàn)槭?17 階，所以 Specify order 處填 16，h(0)=0. 如圖所示。圖 FIR濾波器的相頻響應(yīng)FIR 濾波器的沖激響應(yīng)如圖 所示。圖 FIR濾波器系數(shù)對 FIR 濾波器的系數(shù)進(jìn)行調(diào)整，整數(shù)化可得 FIR 濾波器的參數(shù)為[12 18 13 29 13 52 14 162 242 14 52 13 29 13 18 12]4模塊電路設(shè)計(jì)設(shè)計(jì)的 FIR濾波器由 19個小 VHD文件和一個總體 BDF文件組成，VHD 文件可以分為以下四種模塊：寄存器、加法器、減法器、乘法器。（2）寄存器要求實(shí)現(xiàn)的功能在 CP 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。如下圖 所示圖 寄存器仿真圖 在將兩個多位二進(jìn)制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自低位的進(jìn)位，即將兩個對應(yīng)位的加數(shù)和來自低位的進(jìn)位 3個數(shù)相加。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位。并行進(jìn)位加法器通常比串行級聯(lián)加法器占用更多的資源。本次設(shè)計(jì)采用的是并行加法器方式。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。（2）減法器要求實(shí)現(xiàn)的功能由上面簡化電路的需要，當(dāng)乘法器常系數(shù)為負(fù)數(shù)的，可以取該數(shù)的模來作為乘法器的輸入，其輸出作為一個減法器的輸入即可。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。圖 減法器模塊圖（4）減法器的波形仿真 在同一周期 Din2Din1=Dout 設(shè)計(jì)符合要求，如圖 。將常系數(shù)分解成幾個 2的冪的和形式。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。圖 （4）乘法器的波形仿真，如圖 圖 FIR濾波器整體電路FIR濾波器的整體電路基本與其原理圖類似。99，0，0，0， 177。99，0，0，0， 177。經(jīng)比較，仿真結(jié)果與輸出信號理論值完全吻合。5 小 結(jié) 為期三周的 EDA課程設(shè)計(jì)，我收獲蠻多。雖然只是些入門知識，卻也為我們以后的學(xué)習(xí)，工作打下了堅(jiān)實(shí)的基礎(chǔ)。其次就是個人性格方面的缺點(diǎn)得以改正，開始課程設(shè)計(jì)的時候，沒有方向，沒有目的，心里就很急躁，雖然看起來天天都在搞，卻只有我自己知道效率根本就不高。還有就是關(guān)于我們這個聽說很熱門，其實(shí)卻不過如此的通信專業(yè)的一知半解。關(guān)鍵是我們并沒有具備拿高薪的才能。 最后感謝老師非常細(xì)致的講解，以及同學(xué)們的鼓勵。 參考文獻(xiàn)[1]李亞奇， FIR 數(shù)字濾波器[J].電子測量技術(shù),2022 年 06期[2]盧毅， ：科學(xué)出版社，2022.[3]蔣壘,王昌林 ,劉鎏, FPGA 的 FIR 數(shù)字濾波器算法實(shí)現(xiàn)[J].艦船電子工程,2022 年 01 期.[4]楊麗杰,崔葛瑾 .基于 FPGA 的 FIR 濾波器設(shè)計(jì)方法的研究[J].東華大學(xué)學(xué)報(bào)(自然科學(xué)版),2022 年 06 期.[5]門愛東,蘇菲 ,王雷,[M].北京:科學(xué)出版社,2022.[6]丁玉美,高西全 .數(shù)字信號處理[M].西安:西安電子科技大學(xué)出版社,2022.附錄：程序清單1．寄存器的 VHDL語言實(shí)現(xiàn)（8 位）library ieee。entity df isport (d:in std_logic_vector(9 downto 0)。q:out std_logic_vector(9 downto 0))。architecture df of df isbeginprocess(clk,reset)beginif(reset=’1’) thenq=(others=’0’)。end if。end df。USE 。ENTITY add121616 isPORT(clk : in STD_LOGIC。 Din2 :in signed (15 downto 0)。END add121616。BEGIN s1=(Din1(11)amp。Din1(11)amp。Din1)。event and clk=39。 thenDout=s1+Din2。end process。3．減法器的 VHDL語言實(shí)現(xiàn)（以下以 16位數(shù)減去 14位數(shù)輸出 16位數(shù)的減法器為例）LIBRARY IEEE。USE 。 Din1 :in signed (13 downto 0)。 Dout :out signed(15 downto 0))。ARCHITECTURE a of sub141616 isSIGNAL s1: signed(15 downto 0)。Din1(13)amp。PROCESS(Din1,Din2,clk)BEGINif clk39。139。end if。end a。USE 。ENTITY mult18 isPORT( clk : IN STD_LOGIC。 Dout : OUT SIGNED (12 DOWNTO 0))。ARCHITECTURE a OF mult18 ISSIGNAL s1 : SIGNED (12 DOWNTO 0)。SIGNAL s3 : SIGNED (12 DOWNTO 0)。s1( 3 DOWNTO 0)=0000。s2(0)=39。if Din(8)=39。 then s3=(39。amp。s2(9 DOWNTO 1))。139。s1(12 downto 1))+(1111amp。end if。P2: PROCESS(clk)BEGINif clk39。139。end if。END a