通信電路eda課程設(shè)計(jì)基于vhdl語言的fir濾波器設(shè)計(jì)畢業(yè)論文-全文預(yù)覽
【正文】 為 n/2 個(gè)；當(dāng) n 為奇數(shù)時(shí)，乘法器的個(gè)數(shù)為 (n+1)/2 個(gè)。他包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編輯文件匯編以及編程下載 9個(gè)步驟。Max Plus II的時(shí)序分析程序可以計(jì)算點(diǎn)到點(diǎn)的器件延時(shí)，確定器件引腳上的建立時(shí)間和保持時(shí)間要求，還可計(jì)算最高時(shí)鐘頻率。Max Plus II還提供設(shè)計(jì)校驗(yàn)的仿真器，其中包括功能仿真和時(shí)序仿真。它提供豐富的庫單元供設(shè)計(jì)者使用，包括 74系列的全部器件、多種特殊的邏輯宏功能（macrofunction）和參數(shù)化功能模塊（LPM: Library of Parameterized Modules） ，但更為重要的是 Max Plus II還提供了原理圖輸入多層次設(shè)計(jì)功能，使得用戶能設(shè)計(jì)更大規(guī)模的電路系統(tǒng)，以及使用方便、精度良好的時(shí)序仿真器。Max Plus II開發(fā)系統(tǒng)是一個(gè)完全集成化、易學(xué)易用的可編程邏輯器件設(shè)計(jì)和開發(fā)系統(tǒng)，它提供了一種真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。6．設(shè)計(jì)師不可或缺的重要手段——IP 核。4．FPGA/，不需要設(shè)計(jì)人員承擔(dān)風(fēng)險(xiǎn)和費(fèi)用，只需在自己的實(shí)驗(yàn)室里通過在相關(guān)的軟、硬件環(huán)境下完成芯片的最終功能?？s短了產(chǎn)品的開發(fā)、上市時(shí)間，降低了開發(fā)成本。FPGA/CPLD之間存在一些區(qū)別，主要有如下幾方面。PAL、GAL 都采用這種形式，但 CPLD同它們相比，增加了內(nèi)部連線對(duì)邏輯宏單元和 I/O單元也有重大改進(jìn)。邏輯單元型結(jié)構(gòu)（LCA，Logic Cell Array）的 FPGA由三部分組成，即邏輯單元陣列 CLB（configurable logic block） 、 I/O單元、互聯(lián)資源。這樣的 FPGA/CPLD實(shí)際上就是一個(gè)子系統(tǒng)部件，因此它受到了世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎 [4]。 FPGA/CPLD概述隨著數(shù)字集成電路的不斷更新和換代，特別是可編程邏輯器件的出現(xiàn)，使得傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法發(fā)生了根本的改變。較好的解決了五種狀態(tài)（復(fù)位狀態(tài)，測(cè)試狀態(tài)，設(shè)置狀態(tài)，烹調(diào)狀態(tài)，完成狀態(tài)）之間的轉(zhuǎn)化。莫爾型狀態(tài)機(jī)的輸出僅是狀態(tài)向量的函數(shù)，輸出信號(hào)只和狀態(tài)機(jī)所處的狀態(tài)有關(guān)。4．對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的將 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。1．與其他的硬件描述語言相比，VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。程序包存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。VHDL 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 2 理 論 基 礎(chǔ) VHDL語言概述電子設(shè)計(jì)自動(dòng)化（EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路。 一 般 所 指 的 EDA 技 術(shù) ， 主 要 針 對(duì) 電 子 電 路 設(shè) 計(jì) 、 PCB 設(shè) 計(jì) 和 IC設(shè) 計(jì) 。 現(xiàn) 在 對(duì) EDA 的 概 念 或 范 疇 用 得 很 寬 。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA軟件。IIR 數(shù)字濾波器方便簡單，但它相位的非線性，要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。 仿真Designing FIR lowpass digital filter based on VHDLAbstract:The course is designed FIR lowpass digital filter based on the principle and filtering characteristics, through the MATLAB / Simulink software to simulate the performance of a certain frequency response and tap FIR filter coefficients, in the MAX + plus Ⅱ system development platform for design and simulation using VHDL language FIR lowpass Digital filters, hardware, software describes the action and functionKeywords: VHDL。《通信電路 EDA》課程設(shè)計(jì)報(bào)告目 錄1 引 言 ...................................................6 課程設(shè)計(jì)目的 ........................................62 理 論 基 礎(chǔ) ............................................7 VHDL語言概述 ........................................7 FPGA/CPLD概述 .......................................93設(shè) 計(jì) 原 理 ............................................12 MAX PLUS II概述 .....................................12 ............................................14 MATLAB參數(shù)設(shè)置與處理 ...............................174模塊電路設(shè)計(jì) ...........................................194．1 寄存器 ............................................19 ..............................................20 ..............................................21 ..............................................22 FIR濾波器整體電路 ..................................235 小 結(jié) ..................................................25參考文獻(xiàn) .................................................26附錄：程序清單 ...........................................26基于 VHDL 語言的 FIR 濾波器設(shè)計(jì) 學(xué)生姓名： 指導(dǎo)老師： 摘 要：本課程設(shè)計(jì)根據(jù) FIR低通數(shù)字濾波器的原理與濾波特性，通過 MATLAB
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