基于eda技術(shù)的dpsk調(diào)制系統(tǒng)設(shè)計-eda(編輯修改稿)
2024-09-01 22:07 本頁面
【文章內(nèi)容簡介】 0)。 2位計數(shù)器signal f1,f2:std_logic。 載波信號beginprocess(clk) 此進(jìn)程主要是產(chǎn)生兩重載波信號f1，f2beginif clk39。event and clk=39。139。 then if start=39。039。 then q=00。 elsif q=01 then f1=39。139。f2=39。039。q=q+1。 elsif q=11 then f1=39。039。f2=39。139。q=00。 else f1=39。039。f2=39。139。q=q+1。 end if。end if。end process。process(clk,x) 此進(jìn)程完成對基帶信號x的調(diào)制 beginif clk39。event and clk=39。139。 then if q(0)=39。139。 then if x=39。139。 then y=f1。 基帶信號x為‘1’時，輸出信號y為f1 else y=f2。 基帶信號x為‘0’時，輸出信號y為f2 end if。 end if。end if。end process。end behav。2. CPSK解調(diào)VHDL程序文件名：PL_CPSK2功能：基于VHDL硬件描述語言，對CPSK調(diào)制的信號進(jìn)行解調(diào)library ieee。use 。use 。use 。entity PL_CPSK2 isport(clk :in std_logic。 系統(tǒng)時鐘 start :in std_logic。 同步信號 x :in std_logic。 調(diào)制信號 y :out std_logic)。 基帶信號end PL_CPSK2。architecture behav of PL_CPSK2 issignal q:integer range 0 to 3。 beginprocess(clk) 此進(jìn)程完成對CPSK調(diào)制信號的解調(diào)beginif clk39。event and clk=39。139。 then if
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