【文章內(nèi)容簡介】 POINTS_A1:=POINTS_A1+39。139。 END IF。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。 ELSE POINTS_B1:=POINTS_B1+39。139。 END IF。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。 ELSE POINTS_C1:=POINTS_C1+39。139。 END IF。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN 湖南工業(yè)大學 EDA 課程設計 12 POINTS_D1:=0000。 ELSE POINTS_D1:=POINTS_D1+39。139。 END IF。 else t:=0。 END IF。 END IF。 END IF。 END IF。 AA1=POINTS_A1。 BB1=POINTS_B1。 CC1=POINTS_C1。 DD1=POINTS_D1。 END PROCESS。 END ARCHITECTURE ART。 計分電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 圖 計分電路仿真圖 時序仿真分析： RST 為輸入控制信號，用來復位， ADD 為輸入信號，表示答對一題加分， CHOSE 輸入信號，用來選擇選手， AA2， AA1， AA0， BB2， BB1， BB0 為輸出信號，表示記分的結果，如圖 所示：選擇 A 選手答題，如答對，則輸出A2 為 1，如答錯，則輸出 A1 為 1，如沒答，則輸出 A0 為 0。 湖南工業(yè)大學 EDA 課程設計 13 掃描顯示模塊 此模塊將計分電路中的計分結果通過掃描并顯示出來于屏幕上。搶答者和觀眾則通過顯示屏幕上的分數(shù)來判別競賽都之間 的成績。最終勝負結果也是通過這個分數(shù)來判別的。顯示部分采用動態(tài)掃描 4 位 LED 顯示接口電路 , LED 動態(tài)顯示是單片機中應用最為廣泛的一種顯示方式 , 其接口電路是把所有顯示器的 8 個筆劃段 a~dp 同名端并聯(lián)在一起 , 而每一個顯示器的公共極 COM是各自獨立地受 I/O 線控制 , CPU 的字段輸出口送出字形碼時 , 所有顯示器由于同名端并連接收到相同的字形碼 , 但究竟哪個顯示器亮 , 則取決于 COM端 , 而這一端是由 I/O 控制的 , 所以就可以自行決定何時顯示哪一位了 , 在輪流點亮掃描過程中 , 每位顯示器的點亮 時間表是極為短暫的 , 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實際上各位顯示器并非同時點亮 , 但只要掃描速度足夠快 , 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù) , 不會有閃爍感。 掃描顯示電路可以由 VHDL 程序來實現(xiàn)，以下是一斷掃描顯示的 VHDL 程序： begin if (clk_fresh39。event and clk_fresh=39。139。) then t:=t+1。 if t=000 then segcs=10000000。 seg=ZBXS。 elsif t=001 then segcs=00100000。 seg=A1。 elsif t=010 then segcs=00010000。 seg=B1。 elsif t=011 then segcs=00001000。 seg=C1。 elsif t=100 then 湖南工業(yè)大學 EDA 課程設計 14 segcs=00000100。 seg=D1。 elsif t=101 then segcs=00000010。 seg=JSXS1。 elsif t=110 then segcs=00000001。 seg=JSXS2。 elsif t=111 then segcs=00000000。 seg=0000000。 end if。 end if。 end process。 end rtl。 掃描顯示由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 圖 掃描顯示電路仿真圖 時序仿真分析： IN4 為輸入信號， OUT 為輸出顯示信號，如圖 所示，把輸入信號進行編碼輸出。 湖南工業(yè)大學 EDA 課程設計 15 3 結束語 通過 二周 的緊張工作，最后完成了我的設計任務 —— 基于 VHDL 的四路智力競賽搶答器的 設計。通過本次課程設計的學習，我深深的體會到設計課的重要性和目的性所在。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用課 本知識，理論聯(lián)系實際，獨立自主的進行設計的能力。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。希望學校以后多安排一些類似的實踐環(huán)節(jié)，讓同學們學以致用。 在設計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導致結果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設計和設計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設計工作會有一定的幫助。在應用 VHDL 的過程中讓我真正領會到了其并行運行與其他軟件順序執(zhí)行 的差別及其在電路設計上的優(yōu)越性。用 VHDL 硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用 EDA 軟件進行編譯優(yōu)化仿真極大地減少了 電路 設計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設計方法必將在未來的數(shù)字系統(tǒng)設計中發(fā)揮越來越重要的作用。 4 致謝 在此次課程設計中，非常感謝 周維龍 老師對我的指導與大力的幫助。 如果沒有 他 嚴謹細致、一絲不茍 地批閱和指正，本文很難在這個短時間內(nèi)完成。 從開始進入課題到論文的順利完 成，有多少可敬的師長、同學、朋友給了我 很大 的幫助，在這里請接受我誠摯的謝意！ 湖南工業(yè)大學 EDA 課程設計 16 5 參考文獻 [1]康華光．電了技術基礎教程部分 [M]．北京：高等教育版社， 2020． [2]宋衛(wèi)海，王明晶．數(shù)字電子技術 [M]．濟南：山東科學技術出版社， 2020． [3] 曾繁泰 ,陳美金 .VHDL 程序設計 [M].北京 :清華大學出版社 ,2020 [4］潘松 .VHDL 實用教程 [M].成都 :電子科技大學出版社 ,2020 湖南工業(yè)大學 EDA 課程設計 17 6 附件 （ 1） SCN 模塊的 VHDL 程序： 任一選手按下鍵后，鎖存器完成鎖存，對 其余選手的請求不做響應，直到主持人按 下復位鍵 LIBRARY IEEE。 USE 。 ENTITY SCN IS PORT( CP:IN STD_LOGIC。 CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END SCN。 ARCHITECTURE RTL OF SCN IS BEGIN PROCESS(CP,CLR) BEGIN IF CLR=39。039。 THEN 不完整的條件產(chǎn)生鎖存 Q=39。039。 ELSIF CP39。EVENT AND CP=39。039