【導(dǎo)讀】它的以VHDL硬件描述語言作為平臺(tái)，結(jié)合動(dòng)手實(shí)驗(yàn)而完成的。本搶答器的電路主要有四部分組成：鑒別鎖存電路、答題計(jì)時(shí)電路、計(jì)分。這個(gè)搶答器設(shè)計(jì)基本上滿足了實(shí)際比賽應(yīng)用中的。在實(shí)際中有很大的用途。VHDL；搶答器；時(shí)序控制；競賽,都會(huì)用到搶答器。目前市場上已有各種各樣的智力競賽搶答器,但絕大多。這部分搶答器已相當(dāng)成熟,但功能越多的電路相對來說就越復(fù)雜,且成本偏。的行為,不便于電路升級(jí)換代。器盡量使競賽真正達(dá)到公正、公平、公開。際問題的獨(dú)立工作能力。本文采用經(jīng)８輸入與非門和非門后的反饋信號(hào)的高電平。通過課程設(shè)計(jì)深入理解VHDL語言的精髓和掌握運(yùn)用所學(xué)的知識(shí)，達(dá)到。參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。處于自鎖狀態(tài)，使其他組的搶答器按鈕不起作用。此時(shí)，顯示器從初始值開始計(jì)時(shí)，計(jì)至0時(shí)停止計(jì)數(shù)。三者組搶答完畢后，由主持人打分，答對一次加10分階段，錯(cuò)則減10分。在初始狀態(tài)時(shí)，各組計(jì)分給出一個(gè)固定的值并將它掃

　　

【正文】 ）定時(shí)模塊的 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 TA,TB: IN STD_LOGIC。 QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY JSQ。 ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal tempcounter: integer range 0 to 5000000。 signal clock:std_logic。 BEGIN process(clk) begin if(clk39。event and clk=39。139。)then 上升沿 tempcounter=tempcounter+1。 if tempcounter2500000 then clock=39。039。 elsif tempcounter5000000 then clock=39。139。 else tempcounter=0。clock=39。139。 end if。 end if。 end if。 湖南工業(yè)大學(xué) EDA 課程設(shè)計(jì) 23 end process。 PROCESS(TA,TB,CLR,clock) IS BEGIN IF CLR=39。039。 THEN DA=0000。 DB=0000。 ELSIF clock39。event and clock=39。139。 then IF TA=39。039。 THEN IF DA=1001 THEN DA=0000。 ELSE DA=DA+39。139。 。 END IF。 END IF。 IF TB=39。039。 THEN IF DB=1001 THEN DB=0000。 ELSE DB=DB+39。139。 END IF。 END IF。 END IF。 END PROCESS。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF CLR=39。039。 THEN TMPA:=0000。 TMPB:=0000。 ELSIF clock39。EVENT AND clock=39。139。 THEN IF LDN=39。039。 THEN TMPA:=DA。 TMPB:=DB。 湖南工業(yè)大學(xué) EDA 課程設(shè)計(jì) 24 ELSIF EN=39。139。 THEN IF TMPA=0000 THEN TMPA:=1001。 IF TMPB=0000 THEN TMPB:=1001。 ELSE TMPB:=TMPB1。 END IF。 ELSE TMPA:=TMPA1。 END IF。 END IF。 END IF。 QA=TMPA。 QB=TMPB。 END PROCESS。 END ARCHITECTURE ART。 （ 6）倒計(jì)時(shí)計(jì)數(shù)模塊 JFQ 的 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY JFQ IS PORT(RST: IN STD_LOGIC。 ADD: IN STD_LOGIC。 clk: IN STD_LOGIC。 CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 AA1,BB1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CC1,DD1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ENTITY JFQ 。 ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS,clk) IS 湖南工業(yè)大學(xué) EDA 課程設(shè)計(jì) 25 VARIABLE POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE t:integer range 0 to 2500000。 BEGIN IF (clk39。EVENT AND clk=39。139。) THEN IF RST=39。039。 THEN POINTS_A1:=0000。 POINTS_B1:=0000。 POINTS_C1:=0000。 POINTS_D1:=0000。 ELSIF ADD=39。039。 then t:=t+1。 IF t=2500000 then t:=0。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 ELSE POINTS_A1:=POINTS_A1+39。139。 END IF。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。 ELSE POINTS_B1:=POINTS_B1+39。139。 END IF。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN 湖南工業(yè)大學(xué) EDA 課程設(shè)計(jì) 26 POINTS_C1:=0000。 ELSE POINTS_C1:=POINTS_C1+39。139。 END IF。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。 ELSE POINTS_D1:=POINTS_D1+39。139。 END IF。 else t:=0。 END IF。 END IF。 END IF。 END IF。 AA1=POINTS_A1。 BB1=POINTS_B1。 CC1=POINTS_C1。 DD1=POINTS_D1。 END PROCESS。 END ARCHITECTURE ART。