eda課程設(shè)計(jì)基于vhdl的四路搶答器-資料下載頁
2024-10-13 11:15本頁面
【導(dǎo)讀】例及分析等，附錄內(nèi)容為EDA實(shí)驗(yàn)系統(tǒng)簡介，并提供電子課件和習(xí)題解答。的設(shè)計(jì)應(yīng)用實(shí)例。本次試驗(yàn)是設(shè)計(jì)一個(gè)借助于EDA技術(shù)的只能四路搶答器。設(shè)置一臺搶答器，通過數(shù)顯、燈光及音響等各種手段批示出第一搶答者。時(shí)，還可以設(shè)置計(jì)分、犯規(guī)及獎懲記錄等各種功能。在主持人交系統(tǒng)復(fù)位并發(fā)出搶。示搶答者的組別，同時(shí)揚(yáng)聲器發(fā)出“嘀嘟”的雙音音響，且持續(xù)2~3秒。時(shí)，電路具備自鎖功能，使他組的搶答開關(guān)不起作用。分，答對一次加10分。入到硬件配置的完整PLD設(shè)計(jì)流程。Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。各個(gè)階段使用熟悉的第三方EDA工具。目前Altera已經(jīng)停止了對MaxplusII的更。Altera在QuartusII中包含了許多諸如SignalTapII、Chip. 程，并且繼承了MaxplusII友好的圖形界面及簡便的使用方法。搶答成功組別顯示的控制信號若干，各組計(jì)分動態(tài)顯示的控制信號若干。外接譯碼器，進(jìn)行顯示譯碼。考慮到FPGA、CPLD的可用接口及一般EDA實(shí)驗(yàn)
【正文】 沒有警報(bào)聲來提示搶答 是否有效 ，但是仍然 不夠完善； ，但是由于 小組成員 對 vhdl 語言 13 / 15 運(yùn)用不夠熟練 ，在設(shè)計(jì)該項(xiàng)程序時(shí)遇到很多問題，進(jìn)程之間不能很好的協(xié)調(diào)，故最終沒有實(shí)現(xiàn)這一功能； 3. 在波形仿真時(shí)，當(dāng)信號之間配合不當(dāng)時(shí)有可能造成預(yù)期 的結(jié)果不能在波形上得到正確顯示 ，故應(yīng)協(xié)調(diào)各個(gè)開關(guān)的功能及其有效時(shí)間然后進(jìn)行仿真，方能得出正確的仿真波形 。 ，本產(chǎn)品還有需要改進(jìn)的地方，如管腳過多，實(shí)際連接時(shí)不夠簡潔，容易造成連接錯(cuò)誤。故應(yīng)將各個(gè)模塊綜合起來設(shè)計(jì) 總電路 ，但是由于成員對頂層程序設(shè)計(jì) 這一部分 不甚了解，故沒有完成這一環(huán)節(jié)。 八 、實(shí)習(xí)心得與體會 經(jīng)過 兩星期的 EDA 設(shè)計(jì) ，我們組的三位成員通過不懈努力，成功地設(shè)計(jì) 出了數(shù)字式 四路 競賽搶答器?；厥走@兩周，雖然因?yàn)槌醮紊婕?EDA 技術(shù)及 MAX_PLUSⅡ軟件，對相關(guān)知識知之甚少，我們也遇到了很多困難，但是我們在這次實(shí)習(xí)的過程中都受益匪淺。 在 這次課程設(shè)計(jì)的前期，我們先系統(tǒng)地學(xué)習(xí)了 EDA 工程概論， VHDL描述語言和設(shè)計(jì)應(yīng)用方面的 基礎(chǔ) 知識，使得后期能夠較熟練地使用MAX_PLUSⅡ軟件進(jìn)行設(shè)計(jì)開發(fā)，用原理圖輸入及 VHDL 語言等設(shè)計(jì)輸入并編譯仿真，同時(shí)我們對以往學(xué)過的理論知識有了更加透徹的理解。 我們選擇的課題為數(shù)字式 四路 競賽搶答器，根據(jù)電路的特點(diǎn)，我們采用層次化結(jié)構(gòu)化設(shè)計(jì)，將 此項(xiàng)設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口， 然后再將各模塊合起來調(diào)試 。我們選擇分工合作，每個(gè)人負(fù)責(zé)一個(gè)模塊的設(shè)計(jì)及調(diào)試，最后再聯(lián)結(jié)起來調(diào)試。這不僅加深了我們對層次化設(shè)計(jì)的概念的認(rèn)識，同時(shí)培養(yǎng)了我們團(tuán)隊(duì)合作的精神。在設(shè)計(jì)的過程中，遇到問題我們先獨(dú)立思考，查找資料。到自己不能解決的時(shí)候就和其他 14 / 15 組研究討論，向指導(dǎo)老師請教。這樣既提高了我們獨(dú)立發(fā)現(xiàn)問題、分析問題、解決問題的能力，又很好地培養(yǎng)了交流合作的精神。 在設(shè)計(jì)過程中，由于我們對于 VHDL 語言的了解不多，在變量的定義，以及 過程（ process） 的定義與應(yīng)用等方面遇到了很大的阻力，也讓我們吃了不少的苦頭，但是在大 家齊心協(xié)力，以及在老師的耐心指導(dǎo)下，我們最終還是克服了重重難關(guān)。 雖然在程序的編寫方面還不是很完善，我們還是設(shè)計(jì)出了我們需要的模塊。在這次設(shè)計(jì)中，應(yīng)該說從功能的實(shí)現(xiàn)到流程圖的繪制，從程序的編寫到程序的檢查，從程序的調(diào)試到實(shí)驗(yàn)報(bào)告的寫作，其間每一個(gè)過程都凝聚著大家的辛苦和汗水。 此次實(shí)習(xí)前我們對于數(shù)字電子技術(shù)這門課程的學(xué)習(xí)僅是紙上談兵， 在頭腦中抽象 地 記憶、理解那些課本上的理論知識 ， 有 些 理論知識晦澀難懂，甚至 要 靠自己死記硬背。而這次的實(shí)習(xí) 就提 供 機(jī)會 讓我們 在實(shí)踐中靈活運(yùn)用知識 。 我們通過在實(shí)踐中發(fā)現(xiàn)問題，進(jìn)而去書本中找相關(guān)的知識去解決問題，從而鞏固了理論知識 ，同時(shí)也增強(qiáng)了我們以后的學(xué)習(xí)興趣，為以后的工作積累了一定的經(jīng)驗(yàn)。 經(jīng)過這次實(shí)習(xí)，我們有了很深刻的體會。首 先，要學(xué)好書本上的基本知識，掌握 常用 編程 語句， 這樣在設(shè)計(jì)中才會游刃有余，得心應(yīng)手。其次，在遇到困難時(shí)要勇于面對， 其實(shí)只要有耐心，再加上試驗(yàn)中的細(xì)心操作， 一切困難都將迎刃而解。 九 、參考文獻(xiàn) [1] 沈明山 . EDA 技術(shù)及可編程器件應(yīng)用實(shí)訓(xùn) . 科學(xué)出版社 。 [2] 曾繁泰，陳美金 . VHDL 程 序設(shè)計(jì) . 北京：清華大學(xué)出版社 。 [3] 譚會生，張昌凡 . EDA 技術(shù)及應(yīng)用 . 西安：西安電子科技大學(xué)出版社 。
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1