基于eda技術(shù)的dpsk調(diào)制系統(tǒng)設(shè)計-eda-在線瀏覽
2024-09-15 22:07本頁面
【正文】 時，必須先把載波畫好，然后根據(jù)相位的規(guī)定，才能畫出它的波形。所謂相位變化又有向量差和相位差兩種定義方法。而相位差是指前后兩碼元的初相位是否發(fā)生了變化。例如在相位差法中，在絕對碼出現(xiàn)“1”碼時，DPSK的載波初相位即前后兩碼元的初相位相對改變π。在向量差法中，在絕對碼出現(xiàn)“1”碼時，DPSK的載波初相位相對前一碼元的終相位改變π。在畫DPSK波形時，第一個碼元波形的相位可任意假設(shè)。絕對移相是用已調(diào)載波的不同相位來代表基帶信號的，在解調(diào)時，必須要先恢復(fù)載波，然后把載波與CPSK信號進(jìn)行比較，才能恢復(fù)基帶信號。而相對移相，基帶信號是由相鄰兩碼元相位的變化來表示，它與載波相位無直接關(guān)系，即使采用同步解調(diào)，也不存在相位模糊問題，因此在實際設(shè)備中，相對移相得到了廣泛運用。use 。use 。 系統(tǒng)時鐘 start :in std_logic。 基帶信號 y :out std_logic)。architecture behav of PL_CPSK issignal q:std_logic_vector(1 downto 0)。 載波信號beginprocess(clk) 此進(jìn)程主要是產(chǎn)生兩重載波信號f1，f2beginif clk39。139。039。 elsif q=01 then f1=39。f2=39。q=q+1。039。139。 else f1=39。f2=39。q=q+1。end if。process(clk,x) 此進(jìn)程完成對基帶信號x的調(diào)制 beginif clk39。139。139。139。 基帶信號x為‘1’時，輸出信號y為f1 else y=f2。 end if。end process。2. CPSK解調(diào)VHDL程序文件名：PL_CPSK2功能：基于VHDL硬件描述語言，對CPSK調(diào)制的信號進(jìn)行解調(diào)library ieee。use 。entity PL_CPSK2 isport(clk :in std_logic。 同步信號 x :in std_logic。 基帶信號end PL_CPSK2。 beginprocess(clk) 此進(jìn)程完成對CPSK調(diào)制信號的解調(diào)beginif clk39。139。039。 elsif q=0 th
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