【正文】 確立，計(jì)算機(jī)輔助工程、輔助分析、和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，與此同時(shí)電子技術(shù)在通信、計(jì)算機(jī)及家電產(chǎn)品生產(chǎn)中的市場需求和技術(shù)需要，極大地推動(dòng)了全新的電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用和發(fā)展。EDA技術(shù)概述隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，EDA技術(shù)的含量正以驚人的速度上升。即使是普通的電子產(chǎn)品的開發(fā)，EDA技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅提高。傳統(tǒng)的電子設(shè)計(jì)技術(shù)通常是自底向上的，即首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，將它們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。EDA技術(shù)采用的是“自頂向下”的全新設(shè)計(jì)方法，使開發(fā)者從一開始就要考慮到產(chǎn)品生產(chǎn)周期的諸多方面，包括質(zhì)量成本、開發(fā)周期等因素。采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn)[5]：1. 自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。3. 由于系統(tǒng)采用硬件描述語言進(jìn)行設(shè)計(jì)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此設(shè)計(jì)易于在各種集成電路工藝或可編程器件之間移植。 （二）VHDL語言 VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)[3]。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。VHDL系統(tǒng)優(yōu)勢（1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（5）VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)[4]。利用QuartusⅡ設(shè)計(jì)數(shù)字系統(tǒng)之前，應(yīng)該先建立一個(gè)文件夾，此文件夾可作為QuartusⅡ默認(rèn)的工作庫。一般來說，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中。1． 編輯文件（1）啟動(dòng)QuartusⅡ雙擊桌面上的QuartusⅡ，在程序菜單中選擇QuartusⅡ ，可以啟動(dòng)QuartusⅡ。這里選擇VHDL Files，選好后單擊【OK】按鈕，打開VHDL文本編輯器窗口，并在其中輸入程序，這是一個(gè)與門的VHDL程序。當(dāng)出現(xiàn)問句Do you want to create…時(shí)，可選“否”。單擊該對話框最上一欄右側(cè)的【…】按鈕在下拉框中選定D:\ Designs文件夾后，單擊【打開】按鈕。最下面的輸入框要求輸入頂層設(shè)計(jì)文件實(shí)體的名稱，本例頂層文件的實(shí)體名稱是not_and。而且在編譯過程中及編譯完成后，可以從編譯報(bào)告窗獲得所有相關(guān)的詳細(xì)編譯結(jié)果，以利于設(shè)計(jì)者及時(shí)調(diào)整設(shè)計(jì)方案。編譯包括對設(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序分析等。可雙擊此條提示信息，在閃動(dòng)的光標(biāo)處（或附近）仔細(xì)查找，改正后存盤，再次進(jìn)行編譯，直到?jīng)]有錯(cuò)誤為止。 （2）閱讀編譯報(bào)告編譯成功后可以看到編譯報(bào)告。這些信息也可以在Processing菜單下的Compilation Report處見到。（1）打開波形編輯器單擊File→New選項(xiàng)，打開文件選擇窗口。（2）設(shè)置仿真時(shí)間區(qū)域?yàn)榱耸狗抡鏁r(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域上，單擊Edit→End Time選項(xiàng)，在彈出窗口中的Time輸入框鍵入50，單位選“us”，即整個(gè)仿真域的時(shí)間設(shè)定為50微秒，單擊OK按鈕，結(jié)束設(shè)置。在該對話框的Filter空白欄中選Pins：all，然后點(diǎn)擊【list】按鈕。用鼠標(biāo)將輸入端口節(jié)點(diǎn)A、B和輸出信號(hào)節(jié)點(diǎn)C逐個(gè)拖到波形編輯窗口。利用這些按鈕，分別給輸入管腳編輯波形。（四）硬件FPGAFPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 　 (2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 (4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活?！∪绾螌?shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。三、交通控制器的設(shè)計(jì)（一）系統(tǒng)設(shè)計(jì)要求 R1 Y1 G1R2 Y2 G2甲道乙道 圖31 十字路口交通燈該交通管理器十字路口甲、乙兩條道路（如圖31）的紅、黃、綠三色燈，指揮車輛和行人安全通行，交通管理示意圖如圖32所示，圖中，RYG1是甲道紅、黃、綠燈；RYG2是乙道紅、黃、綠燈。圖中3個(gè)定時(shí)器分別確定甲道和乙道通行時(shí)間tt1以及公共的停車（黃燈亮）時(shí)間t2。交通控制模塊（1）S0狀態(tài)表示乙道綠燈亮，甲道紅燈亮，30秒定時(shí)器開始計(jì)時(shí)，且通車時(shí)間不超過30秒；（2）S1狀態(tài)表示乙道通車時(shí)間已達(dá)到30秒，此時(shí)，乙道黃燈亮，甲道紅燈亮，5秒定時(shí)器開始計(jì)時(shí)；（3）S2狀態(tài)表示乙道黃燈時(shí)間已超過5秒，此時(shí)，乙道紅燈亮，甲道綠燈亮，30秒定時(shí)器開始計(jì)時(shí)；（4）S3狀態(tài)表示甲道通車時(shí)間已超過30秒，此時(shí)，乙道紅燈亮，甲道綠燈亮，5秒定時(shí)器開始計(jì)時(shí)；以后當(dāng)甲道黃燈亮計(jì)時(shí)超過5秒時(shí)，接S0狀態(tài)。燈亮用“1”表示，燈不亮用：“0”表示。 信號(hào)燈輸出狀態(tài)表輸出狀態(tài)R1Y1G1R2Y2G2S0100001S1100010S2001100S3010100十字路口交通管理器是一個(gè)控制類型的數(shù)字系統(tǒng)，其數(shù)據(jù)處理單元較簡單。Q2Q100S0甲道禁止 乙道通行W1=1?甲道禁止 乙道停車R1=1C1=1C2=1W2=1?N甲道通行 乙道禁止甲道停車 乙道禁止W2=1?W3=1?S1Y01R1=1C2=1Y2=1NNYS211G1=1C3=1R2=110YS3Y1=1C2=1R2=1NY 圖33 交通管理器工作流程圖定時(shí)單元模塊本設(shè)計(jì)中的定時(shí)單元模塊有三個(gè)，分別為count30s, count26s, Count5s，它們定時(shí)時(shí)間不同。（三）主要VHDL源程序及分析本設(shè)計(jì)采用層次描述方式，也采用原理圖輸入和文本輸入混合方式建立描述文件。 圖34 交通管理器頂層圖形文件控制器邏輯描述此交通燈控制源程序，利用狀態(tài)機(jī)實(shí)現(xiàn)對甲道，乙道指示燈的控制和有關(guān)電路的使能控制。R1，Y1，G1分別為甲道紅燈，黃燈，綠燈亮暗控制信號(hào)的輸出端，R2，Y2，G2分別為乙道紅燈，黃燈，綠燈控制信號(hào)的輸出端，其中值為1時(shí)控制燈亮，值為0時(shí)控制燈滅。 IF reset=’1’ THEN state=s0。當(dāng)rese