【正文】 公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 VHDL語(yǔ)言介紹VHDL（Very High Speed Integrated Circuit Hardware Description Language）語(yǔ)言于1983年由美國(guó)國(guó)防部發(fā)起創(chuàng)建，由電工和電子工程師協(xié)會(huì)（the institute of electrical and electronics engineer）進(jìn)一步發(fā)展并在1987年作為“IEEE1076”發(fā)布。VHDL作為一個(gè)規(guī)范語(yǔ)言和建模語(yǔ)言，具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 VHDL的特點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)：（一）功能強(qiáng)大：VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成。（二）可移植性：VHDL語(yǔ)言是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，其設(shè)計(jì)描述可以為不同的EDA工具支持。此外，通過更換庫(kù)再重新綜合很容易移植為ASIC設(shè)計(jì)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（四）可操作性：由于VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 VHDL的設(shè)計(jì)步驟采用VHDL的系統(tǒng)設(shè)計(jì)，一般有以下6個(gè)步驟。 VHDL語(yǔ)言編程格式（1）一個(gè)完整的VHDL程序是以下五部分組成的：庫(kù)（LIBRARY）：儲(chǔ)存預(yù)先已經(jīng)寫好的程序和數(shù)據(jù)的集合。實(shí)體（ENTITY）：聲明到其他實(shí)體或其他設(shè)計(jì)的接口，即定義本定義的輸入輸出端口。電路的具體描述配置（CONFIGURATION）：一個(gè)實(shí)體可以有多個(gè)構(gòu)造體，可以通過配置來為實(shí)體選擇其中一個(gè)構(gòu)造體。實(shí)體類似于原理圖中的一個(gè)部件符號(hào)，它并不描述設(shè)計(jì)的具體功能，只是定義所需的全部輸入/輸出信號(hào)。實(shí)體名PORT模式模式模式模式實(shí)體申明并行語(yǔ)句END結(jié)構(gòu)體格式：ARCHITECTUREOFIS[定義語(yǔ)句（元件例化）；]BEGIN并行處理語(yǔ)句；END毛刺（競(jìng)爭(zhēng) — 冒險(xiǎn)）現(xiàn)象是長(zhǎng)期困繞電子工程師的問題之一。毛刺主要是由門電路延時(shí)及路徑延時(shí)造成的，采用傳統(tǒng)設(shè)計(jì)方法時(shí)，毛刺必須在硬件測(cè)試時(shí)才有機(jī)會(huì)發(fā)現(xiàn)。 目前常使用三種方法消除毛刺，它們分別為延時(shí)法、選通法和修改邏輯設(shè)計(jì)法。 QuartusII軟件介紹Altera公司的QuartusII軟件提供了可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境。QuartusII軟件支持VHDL和Verilog硬件描述語(yǔ)言的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集成系統(tǒng)級(jí)設(shè)計(jì)工具。QuartusII設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含整個(gè)FPGA和CPLD設(shè)計(jì)階段的解決方案。再有，在很多數(shù)字電路設(shè)計(jì)中，考慮成本的問題，F(xiàn)PGA實(shí)現(xiàn)的往往是設(shè)計(jì)的核心部分，而很多的外圍電路如A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器等仍然使用傳統(tǒng)的接口芯片來實(shí)現(xiàn)。而僅僅為了便于程序的驗(yàn)證而用FPGA實(shí)現(xiàn)這些外圍電路，不但會(huì)大大延長(zhǎng)程序的開發(fā)周期，更會(huì)增大開發(fā)的成本。因此，很難對(duì)電梯的運(yùn)行情況作出一個(gè)統(tǒng)一的分析。電梯接收到請(qǐng)求信號(hào)后，都必須作預(yù)操作。具體來說，就是當(dāng)電梯所在樓層低于發(fā)出請(qǐng)求的樓層所要到達(dá)的目的樓層時(shí)，電梯必須在下一操作中作出上升運(yùn)行，這時(shí)的請(qǐng)求信號(hào)就是上升請(qǐng)求信號(hào)。（2）電梯處于各樓層時(shí)的運(yùn)行情況：處于一樓時(shí)，電梯只可能接收到上升的請(qǐng)求信號(hào)。如果電梯沒有接收到請(qǐng)求信號(hào)，電梯則在一樓待機(jī)。處于六樓時(shí)，電梯只可能接收到下降的請(qǐng)求信號(hào)。如果電梯沒有接收到請(qǐng)求信號(hào)，電梯則返回一樓待機(jī)。在電梯運(yùn)行過程中，存在一個(gè)如何處理信號(hào)優(yōu)先的問題。即在以順序邏輯控制實(shí)現(xiàn)電梯的基本控制要求的基礎(chǔ)，根據(jù)隨機(jī)的輸入信號(hào)，以及電梯的相應(yīng)狀態(tài)時(shí)的控制電梯的運(yùn)行。（3）對(duì)電梯開門、關(guān)門、報(bào)警等內(nèi)部信號(hào)處理分析。當(dāng)電梯接收到請(qǐng)求信號(hào)后，將以隨機(jī)邏輯控制的方式到達(dá)發(fā)出請(qǐng)求的樓層。在電梯進(jìn)行完關(guān)門倒數(shù)計(jì)時(shí)、超重排除以及故障排除后，關(guān)門使能信號(hào)將促使電梯關(guān)門進(jìn)入預(yù)操作狀態(tài)。電梯在超重檢測(cè)時(shí)發(fā)現(xiàn)超重，關(guān)門中斷信號(hào)會(huì)促使電梯發(fā)出超重報(bào)警并且進(jìn)行開門操作以減少乘客，重新進(jìn)入載客操作；電梯在故障檢測(cè)時(shí)，發(fā)現(xiàn)電梯某部分出現(xiàn)故障，關(guān)門中斷信號(hào)會(huì)促使電梯發(fā)出故障報(bào)警并且進(jìn)入開門操作的同時(shí)停止關(guān)門延時(shí)，作故障處理待機(jī)。 程序流程分析電梯的運(yùn)行規(guī)則確立后，需對(duì)整個(gè)控制程序的設(shè)計(jì)作一個(gè)流程規(guī)范。根據(jù)VHDL語(yǔ)言的規(guī)則，程序必須由最基本的實(shí)體和結(jié)構(gòu)體構(gòu)成。因此程序運(yùn)行需經(jīng)過以下流程：VHDL庫(kù)調(diào)用；確立控制器的端口及相關(guān)的寄存器；根據(jù)電梯運(yùn)行規(guī)則，設(shè)計(jì)相關(guān)運(yùn)行描述；對(duì)電梯內(nèi)外信號(hào)進(jìn)行處理。 程序設(shè)計(jì)說明、寄存器設(shè)計(jì)說明（1）由功能要求得到本程序設(shè)計(jì)的端口必須包括：輸入端口：時(shí)鐘（clk，頻率為2Hz）、超載（full）、關(guān)門中斷（deng）、提前關(guān)門（quick）、清除報(bào)警（clr）、電梯外人的上升請(qǐng)求信號(hào)（c_u1,c_u2,c_u3, ,c_u4,c_u5）、電梯外人的下降請(qǐng)求信號(hào)（c_d2,c_d3,c_d4,c_d5,c_d6）、電梯內(nèi)人的請(qǐng)求信號(hào)（d1,d2,d3,d4,d5,d6）、到達(dá)樓層信號(hào)（g1,g2,g3,g4,g5,g6）。其分布如圖6所示。本程序由三個(gè)基本模塊組成，包括調(diào)用VHDL庫(kù)模塊、實(shí)體設(shè)計(jì)模塊和結(jié)構(gòu)體設(shè)計(jì)模塊。（1） 調(diào)用VHDL庫(kù) 使用library語(yǔ)句，本程序應(yīng)用了VHDL庫(kù)中的“通用ieee庫(kù)”和“標(biāo)準(zhǔn)std庫(kù)” 。use 。use 。時(shí)鐘信號(hào)（頻率為2Hz） full,deng,quick,clr : in std_logic。 電梯外人的上升請(qǐng)求信號(hào) c_d2,c_d3,c_d4,c_d5,c_d6: in std_logic。電梯內(nèi)人的請(qǐng)求信號(hào) g1,g2,g3,g4,g5,g6 : in std_logic。電梯門控制信號(hào) led : out std_logic_vector(6 downto 0)。電梯外人上升請(qǐng)求信號(hào)顯示 led_c_d:out std_logic_vector(5 downto 0)。電梯內(nèi)請(qǐng)求信號(hào)顯示 wahaha : out std_logic。電梯運(yùn)動(dòng)方向顯示，超載警告信號(hào)up,down : out std_logic )。（3）archi結(jié)構(gòu)體設(shè)計(jì)模塊和process進(jìn)程執(zhí)行單元architecture behav of dianti issignal d11,d22,d33,d44,d55,d66:std_logic。電梯外人上升請(qǐng)求信號(hào)寄存信號(hào)signal c_d22,c_d33,c_d44,c_d55,c_d66:std_logic。分頻信號(hào)signal q1:integer range 0 to 6?？撮T狗計(jì)數(shù)器signal dd,cc_u,cc_d,dd_cc:std_logic_vector(5 downto 0)。開門使能信號(hào)signal updown:std_logic。預(yù)備上升、預(yù)備下降預(yù)操作使能信號(hào)beginprocess(clk)begin。上文已說明了構(gòu)成VHDL程序的兩大部分—實(shí)體和結(jié)構(gòu)體的相關(guān)語(yǔ)句。在VHDL語(yǔ)言里，賦值符號(hào)一般都是“=”符號(hào)，具體形式如下：beginif clk39。139。139。q2=0。039。139。139。if q1=3 then door=10。 end if。VHDL語(yǔ)言也具有與一般編程語(yǔ)言相同的一些語(yǔ)句邏輯結(jié)構(gòu)，如上述中的“if…then…elsif…then…；”等。在結(jié)構(gòu)體中對(duì)電梯的運(yùn)行行為作出描述，其中電梯處于二樓…五樓情況復(fù)雜些，以下給出二樓情況的具體說明。139。 電梯到達(dá)2樓，數(shù)碼管顯示2if updown=39。 then 電梯前一運(yùn)動(dòng)狀態(tài)位上升 if d22=39。 or c_u22=39。 thend22=39。 c_u22=39。 opendoor=39。 有當(dāng)前層的請(qǐng)求，則電梯進(jìn)入開門狀態(tài) elsif dd_cc00000011 then en_up=39。en_dw=39。 opendoor=39。 有上升請(qǐng)求，則電梯進(jìn)入預(yù)備上升狀態(tài) elsif dd_cc00000010 then en_dw=39。en_up=39。 opendoor=39。有下降請(qǐng)求，則電梯進(jìn)入預(yù)備下降狀態(tài) end if。139。139。039。039。139。139。039。039。139。039。039。在上述語(yǔ)句中的“elsif g2=‘1’then led=“0010010；”，led的賦值之所以為“0010010”是根據(jù)共陽(yáng)極七段數(shù)字顯示器的發(fā)光段排列的，如圖7所示。以此類推，在一樓時(shí)led賦值為“100111”，三樓時(shí)為“0000110”，四樓時(shí)為……在進(jìn)程執(zhí)行單元里，對(duì)電梯在樓層時(shí)的操作情況作出了描述，例如：開門、關(guān)門延時(shí)、超載報(bào)警、故障報(bào)警以及電梯內(nèi)的請(qǐng)求信號(hào)處理，具體說明給出如下：process(clk)beginif clk39。139。139。q2=0。039。139。139。超載報(bào)警if q1=3 then door=10。 end if。alarm=39。 if q2=3 then wahaha=39。 故障報(bào)警 else if opendoor=39。 then door=10。q2=0。039。039。139。139。q1=0。關(guān)門中斷 elsif quick=39。 then q1=3。updown=39。up=39。 關(guān)門完畢，電梯進(jìn)入上升狀態(tài) elsif q1=3 then door=01。 電梯進(jìn)入關(guān)門狀態(tài) else q1=q1+1。 電梯進(jìn)入等待狀態(tài) end if。139。139。q1=0。 elsif quick=39。 then q1=3。updown=39。down=39。 elsif q1=3 then door=01。 else q1=q1+1。 end if。alarm=39。 清除超載報(bào)警 if d1=39。 then d11=d1。139。 elsif d3=39。 then d33=d3。139。 elsif d5=39。 then d55=d5。139。 end if。139。 對(duì)電梯外人上升請(qǐng)求信號(hào)進(jìn)行檢測(cè)和寄存 elsif c_u2=39。 then c_u22=c_u2。139。 elsif c_u4=39。 then c_u44=c_u4。139。 end if。139。 對(duì)電梯外人下降請(qǐng)求信號(hào)進(jìn)行檢測(cè)和寄存 elsif c_d3=39。 then c_d33=c_d3。139。 elsif c_d5=39。 then c_d55=c_d5。139。end if。d55amp。d33amp。d11。039。c_u55amp。c_u33amp。c_u11。c_d55amp。c_d33amp。39。 電梯外人下降請(qǐng)求信號(hào)并置 dd_cc=dd or cc_u or cc_d。 ud=updown。 電梯內(nèi)人請(qǐng)求信號(hào)顯示 led_c_u=cc_u。 電梯外人下降請(qǐng)求信號(hào)顯示end if。（2）在工具欄中選擇“新建”按鈕。（3） 在文本輸入界面內(nèi)進(jìn)行程序輸入，如圖10所示。注意文件名和實(shí)體定義名必須保持一致，即dianti，文件后綴名為vhd。在編譯前，需要把文件設(shè)置為頂層文件或工程文件Project。（6） 在“QuartusII”里選擇“Processing”下拉菜單中的“Start Compilation”，此時(shí)，QuartusII軟件會(huì)對(duì)程序進(jìn)行糾錯(cuò)等處理。編譯完成，程序調(diào)試結(jié)束。選擇菜單“File” 中的“New”項(xiàng)，在New窗口中選擇“Vector Waveform File”，單擊OK按鈕，即出現(xiàn)空白的波形編譯器（圖12）。同樣使用文件名dianti，后綴名則改為vwf。方法是在編輯器左邊Name下的空白處右擊選擇“Insert Node Or Bus”項(xiàng)，彈出對(duì)話框如圖13所示，在Node Filter框中選“Pins：all”，單擊List按鈕，下方的Nodes Found 窗口中出現(xiàn)設(shè)計(jì)工程的所有端口引腳名。從圖13左邊框中往右邊框加入需