【正文】 .......... 43 附錄 B 部分 VHDL 程序代碼 .................................................................... 44 第一章 緒 論 1 第一章 緒 論 集成電路技術和計算機的發(fā)展，使得數(shù)字系統(tǒng)的設計理論、設計方法和設計手段發(fā)生了很大的變化。尤其是進入 21 世紀以來，電子設計自動化（ EDA, Electronic Design Automation）和電子系統(tǒng)設計自動化（ ESDA, Electronic System Design Automation）已成為現(xiàn)代電子系統(tǒng)設計和制造的主要技術手段。 實際中 實現(xiàn)路口交通燈系統(tǒng)的控制方法很多，可以用標準邏輯器件、可編程序控制器 PLC、單片機等方案來實現(xiàn)。因此，在設計中采用 EDA 技術，應用目前廣泛應用的 VHDL硬件電路描述語言，實現(xiàn)交通燈系統(tǒng)控制器的設計，利用 MAX+PLUSⅡ集成開發(fā)環(huán)境進行綜合、仿真，并下載到 CPLD 可編程邏輯器件中，完成系統(tǒng)的控制作用。在實現(xiàn)過程中，本設計選 用了 Altera 公司的 EPF10K10LC844 芯片作為數(shù)字處理主芯片，充分利用了該芯片的超大集成性和快速性。本文首先介紹了 EDA 技術的理論的基礎。接著分析了整個設計中應處理的問題，根據設計原理就功能上進行劃分了幾個模塊并分別詳細介紹了其工作原理。 —— EDA技術 EDA(Electronic Design Automation)即電子設計自動化，伴隨著計算機、集成電路、電子系統(tǒng)設計的發(fā)展，經歷了計算機輔助設計（ CAD）、計算機輔助工程設計設計（ CAE）和電子設計自動化（ EDA）三個發(fā)展階段。無論是設計邏輯芯片還是數(shù)字系統(tǒng)，其設計作業(yè)的復雜程度都在不斷增加，現(xiàn)今僅僅依靠手工進行數(shù)字系統(tǒng)設計已經 不能滿足要求，所有的設計工作都需要在計算機上借助于 EDA 軟件工具進行。利用 EDA 設計工具，設計者可以預知設計結果，減少設計的盲目性，極大的提高設計的效率。又稱為 IES/ASIC 自動設計技術。通常情況下， EDA 技術的廣泛定義范圍包括以下幾個方面 （ 1） 半導體工業(yè)版圖設計自動化； 第一章 緒 論 3 （ 2） 可編程邏輯器件設計自動化； （ 3） 電子系統(tǒng)設計自動化； （ 4） 印刷電路板 設計自動化； （ 5） 功能仿真、故障測試和形式驗證自動化。在現(xiàn)代電子設計領域中， EDA 技術已成為主要的設計手段。 之所以這樣主要由 EDA 技術的主要特點決定的。 EDA技術的基本特征 現(xiàn)代 EDA 技術的基本特征是采用高級語言描述，具有系統(tǒng)仿真和綜合能力。這一模式使開發(fā)者從一開始就要考慮到產品生存周期的諸多方面，包括質量、成本、開發(fā)時間及用戶的需要，等等。首先需要進行行為設計，確定該電子系統(tǒng)或 VLSI第一章 緒 論 4 芯片的功能、性能及允許的芯片面積和成本等。下一步是把結構轉換成邏輯圖，即進行邏輯設計。接著進行電路設計，邏輯圖將進一步轉換成電路圖，在很多情況下，這時需進行硬件仿真，以最終確定邏輯設計的正確性。 硬件描述語言（ HDL） 用硬件描述語言進行電路與系統(tǒng)的設計是 當前 EDA 技術的一個重要特征。硬件描述語言使得設計者在比較抽象的層次上描述設計的結構和內部特征。目前最常用的硬件描述語言有 VHDL 和 VerilogHDL，它們都已經成為 IEEE 標準。優(yōu)化則是對于上述綜合生成的電路網表，根據布爾方程功能等效的原則，用更小、更快的綜合結果代替一些復雜的邏輯電路單 元。 開放性和標準性 框架是一種軟件平臺結構，它為 EDA 工具提供了操作環(huán)境。任何一個 EDA 系統(tǒng)只要建立了一個符合標準的開放式框架結構，就可以接納其他廠商的 EDA 工具一起進行設計工作。 第一章 緒 論 5 近年來，隨著硬件描述語言 等設計數(shù)據格式的逐步標準化，不同設計風格和應用的要求導致各具特色 EDA 工具被集成在同一個工作站上，從而使 EDA 框架標準化。 EDA技術的開發(fā)工具 EDA 工具是指以工作站或者高檔計算機為基本工作平臺，利用計算機圖形學，拓撲邏輯學、計算機教學和人工智能等多種應用學科的最新成果而開發(fā)出來的一套軟件工具，它是一種幫助設計工程師進行電子產品或者電子 系統(tǒng)設計的輔助工具。 目前， EDA 技術的開發(fā)工具包括編輯器、仿真器、檢查 /分析工具和優(yōu)化 /綜合工具等。其中，優(yōu)化功能是指根據布爾方程功能等效的原則，采用不同的優(yōu)化方法來對設計進行優(yōu)化操作，從而提高設計的性能和占用較少的資源；邏輯綜合功能是將抽象描述轉化成電路網表或者一組邏輯方程的形式，目的是方便 設計系統(tǒng)的具體電路實現(xiàn)。利用硬件描述語言設計電子系統(tǒng)要比傳統(tǒng)的原理圖法簡潔、準確、方便；同時它可以對電子系統(tǒng)的設計進行不同層次、不同領域的仿真驗證和綜合優(yōu)化等處理，從而實現(xiàn)設計的高度自動化。本次設計中采用 VHDL語言 。 VHDL 語言作為一種標準的硬件描述語言，具有結構嚴謹、描述能力強的特點，支持從系統(tǒng)級 電路 到邏輯門級電路所有層次的設計，適合于復雜邏輯電路和系統(tǒng)的設計。既可描述系統(tǒng)級電路，也可以描述門級電路；既可采用行為描述、寄存器傳輸描述或者結構描述，也可采用三者的混合描述方法；同時它也支持慣性延遲和傳輸延遲，可以方便的建立電子系統(tǒng)的模型。就目前流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風格的 VHDL 程序綜合成為具體的 FPGA 和CPLD 等目標器件的網表文件已不成問題，只是在綜合與優(yōu)化效率上略有差異。庫中可存放大量的預先設計或以前項目設計中曾經使用過的模塊，這樣設計人員在新項目設計過程可以直接復用這些功能模塊，從而大大減少了工作量，縮短了開發(fā)周期。同樣，如果設計人員需要對設計進行資源利用和性能方面的優(yōu)化，這樣也不要求設計人員非常熟悉器件的內部結構。同一個設計描述可以被不同的工具所支持。在開始具體的設計描述以前，設計人員并不需了解該采用何種邏輯器件。 具有向 ASIC 移植的能力；由于高密度現(xiàn)場可編程邏輯器件具有很好的靈活性，因此非常適合于短研制周期、小批量產品開發(fā)，同樣也可用于大批量產品的研制。 VHDL 程序基本結構 一個相對完整的 VHDL 程序（或稱為設計實體）具有如圖 11 所示的比較固定的結構。其中，庫、程序包使用說明用于打開（調用）本設計實體將要用到的庫、程序包；實體說明用于描述該設計實體與外界的接口信號說 明，是可視部分；結構體說明用于描述該設計實體內部工作的邏輯關系 ， 是 不可視部分。這里所謂的元件，既可以被高層次的系統(tǒng)所調用，成為該系統(tǒng)的一部分，也可以作為一個電路功能塊獨立存在和獨立運行。與 EPLD 相比， CPLD 增加了內部連線，并對邏輯宏單元和 I/O 單元做了重大改進，從而改善了系統(tǒng)的性能，提高了器件的集成度。 目前 ，生產 CPLD 器件的著名公司主要有 Altera、 AMD、 Lattice、Cypress、 Xilinx 等公司。例如Altera 公司的 MAX 系列 CPLD 產品、 Xilinx 公司和 Lattice 公司的 CPLD產品都采用可編程乘積項陣列結構。 第一章 緒 論 9 圖 12 基于乘積項陣列型 CPLD 的 基本結構 可編程邏輯宏單元 邏輯宏單元內部主要包括與或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。表現(xiàn)在多觸發(fā)器結構和“隱埋”觸發(fā)器結構、乘積項共享結構、異步時鐘和時鐘選擇上等。由于陣列型 CPLD 通常只有少數(shù)幾個專用輸入端大部分端口均為 I/O 端，而且系統(tǒng)的輸入常常需要鎖存，因此 I/O 常常作為一個獨立的單元來處理。各邏輯宏單元通過 可編程連線陣列接受來自專用輸入或輸出 端的信號，并將宏單元的信號反饋到其需要到達的目的地。 本設計中使用 Altera 公司提供的 PLD 系列產品中的 FLEX10K 系列器件，它是高密度陣列嵌入式可編程邏輯器件系列。其中邏輯陣列塊是由多個邏輯單元LE(Logic Element)構成。每 8 個 LE 組成一組，構成一個邏輯陣列塊 LAB。同一模塊的電路一般安排在同一LAB 中，因此只有少部分輸入和輸出使用行列快速互連通道，從而降低了邏輯陣列規(guī)模。它可提供 2048 位片內寄存器。 在 FLEX10K 系列器件中， LAB 和 EAB 排成行與列，構成二維邏輯陣列。每個 I/O 有一個雙向的 I/O 緩沖器和以即可作輸入寄存器也可作輸出寄存器的觸發(fā)器。 CPLD 的開發(fā)流程 基于 EDA 軟件的 CPLD 一般性的開發(fā)流程如下： （ 1） 工程師根據“自頂向下”的設計方法進行系統(tǒng)層次化分 ； （ 2） 輸入 VHDL 代碼。 EDA開發(fā)軟件 MAX+PLUSⅡ簡介 MAX+PLUSⅡ是 Altera 公司推出的第三代 CPLD/FPGA 應用開發(fā)系統(tǒng)，它將用戶所設計的電路原理圖或電路描述轉變?yōu)?CPLD/FPGA 內部的基本邏輯單元，寫入芯片中，從而在硬件上實現(xiàn)用戶所設計的地電路。特別在原理圖輸入方面，可以說是最容易使用，尤其適合初學者使用，因為它具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。在設計輸入后， MAX+PLUSⅡ的編輯器將給出設計輸入的錯誤報告。 它的器件系列從最初的 Max 系列到最新的 FLEXIOK 系列，從 500 門到 10 萬門提供了滿足各種條件需要的一系列器件。 MAX+PLUSⅡ結合各種系列器件的物理結構，提供了各種的優(yōu)化措施，以在提高工作速度和資源利用率之間給以平衡。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中 (如 CPLD 芯片 )，做成 ASIC 芯片。 用戶首先對所做項目進行設計，明確設計目的、設計要求；然后利用原理圖輸入方式或文本輸入方式進行 設計輸入輸出 完成后，進行編譯，若第一章 緒 論 12 編譯過程中發(fā)現(xiàn)錯誤，則檢查設計輸入，修改編 碼，直至沒有錯誤發(fā)生 :編譯完成后，就可以進行仿真， MAX+PLUSⅡ具有門級仿真器，可以進行功能仿真和時序仿真，能產生精確的仿真結果，檢查設計是否達到設計要求，否則還需要重新檢查設計輸入 。在進入編譯網提取功能后，MAX+PLUSⅡ將從適配文件中提取 SNF 時序仿真文件 Simulation Netlist File（仿真網表文件）。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。最后把芯片放到實際系統(tǒng)中進行驗證、測試。 MAX+PLUS Ⅱ編譯器可在 PC 機及各種工作站平臺上運行，這使MAX+PLUSⅡ成為工業(yè)界唯一與平臺和結構無關的可編程邏輯設計環(huán)境。在出現(xiàn)的“UntitledText Editor”文本 編輯窗口中輸入程序 。 文件的后綴名將決定使用的語言形式，在 MAX+PLUSⅡ 中，后綴為 .VHD 表示 VHDL文件；后綴為 .TDF 表示 AHDL 文件；后綴為 .V 表示 Verilog 文件。此時先選擇“ FILE” → “ PROGECT”→ “ SET PROGECT TO CURRENT FILE”即將當前文件設為當前工程。在編譯之前，可先進行功能仿真。此時若會提示有無錯誤，若無錯誤則編譯成功，否則就 會出現(xiàn)錯誤提示，我們可根據提示進行修改，直到無錯誤為止。 為了能在圖形編輯器中調用我們所需要的模塊 ，需要為 次模塊 創(chuàng)建一個元件圖形符號。這時 MAX+PLUSⅡ 調出編譯器對 剛才的文件 進行編譯，編譯后生成 對應 的圖形符號。成功后出現(xiàn)元件符號創(chuàng)建成功的對話框。 第二章 方案選擇與 系統(tǒng)結構 14 第二章 方案選擇與系統(tǒng)結構 隨著計算機、集成電路等技 術的發(fā)展與不斷完善，電子產品的設計方法也越來越多樣化。其特點是直接用現(xiàn)成的 IC 組合而成，簡單方便 ，但由于使用的器件較多，連線復雜，體積大，功耗大，焊點和線路較多將使成品穩(wěn)定度與精確度大打折扣。 方案三：采用可編程邏輯器件（ PLD）制作，利用 EDA 軟件編程，下載 實現(xiàn)。易于進行功能擴展，可以利用頻率計的核心技術，改造成其它成品。 比較以上幾種方案，易見采用方案三更優(yōu)。 CPLD 最早由 Altera公司推出，多為 Flash、 EEPROM 架構或乘積項架構的 PLD。兩者的比較如下： CPLD 與 FPGA 的相同點 CPLD 與 FPGA 在很大程度上具有類似之處，概括起來可以 認為它們都是由三個部分組成：輸入 /輸出單元、二維邏輯 塊陣列（是 PLD 器件的邏輯組成的核心）、可編程內部連線。 （ 2） FPGA 通常采用 CMOS SRAM 工藝，因此單元電路邏輯需上電配置，掉電后配置數(shù)據丟失，芯片功能隨之丟失。即點可擦除 CMOS 工藝 ， 使器件可以長期保存數(shù)據。 （ 4） FPGA 通過靜態(tài)隨機存儲器以查表方式來實現(xiàn)具有固定數(shù)目輸入與輸出的任何組合邏輯函數(shù)，而 CPLD 是由結構類似掩模式可編程陣列邏輯功能塊排列成的陣列組成，并通過可編程的內部