【正文】 十字路口等待綠燈信號，當他看到紅燈而正要過去時，一輛轉(zhuǎn)彎的汽車呼地一聲擦身而過，嚇了他一身冷汗。他的建議立即得到有關(guān)方面的肯定。如今的交通燈系統(tǒng)的控制方法有很多，國內(nèi)外常見的多為標準邏輯器件、可編程序控制器PLC、單片機、CPLD等方案。交通系統(tǒng)未來的發(fā)展趨勢就是要提高通行能力，加強環(huán)境保護，開展智能化運輸和環(huán)保專項技術(shù)的研究，并且要做到以人為本，重點開展交通安全技術(shù)的研究，在這個過程中要確定經(jīng)濟合理的目標，促進新材料的廣泛應(yīng)用和開發(fā)。 隨著交通狀況的日益惡化，西方發(fā)達國家普遍開展了關(guān)于智能交通系統(tǒng)共用信息平臺的研究、建設(shè)。然而，在提供良好的交通信息服務(wù)的背后，必定要有功能強大、信息資源豐富的ITS共用信息平臺作為支撐。 鑒于城市智能交通系統(tǒng)建設(shè)涉及到城市管理多個部門職能，因此，只有各相關(guān)部門協(xié)調(diào)配合、共同行動起來，在必要的機制和技術(shù)手段下充分實現(xiàn)部門間的信息共享，城市智能交通才可能順利建設(shè)和發(fā)展。智能交通各界通過多年的研究和工程實踐，普遍認為信息平臺的建設(shè)應(yīng)實現(xiàn)信息共享樞紐、綜合交通信息服務(wù)、交通輔助決策、重大事件管理等功能目標。要實現(xiàn)上述功能，還需面對諸多必須解決的問題。 ITS共用信息平臺的建設(shè)決不是一般的IT系統(tǒng)集成，為完整解決信息平臺數(shù)據(jù)采集、數(shù)據(jù)處理整合以及信息發(fā)布的問題，必須同時考慮多方面技術(shù)的綜合集成。 主要研究內(nèi)容 課題采用文獻研究和實驗方法進行研究。所獲得的資料來源于省圖書館、網(wǎng)上數(shù)據(jù)庫和社會、企業(yè)以及校園調(diào)研。該控制器能夠自動控制十字路口交通燈狀態(tài)的改變和同一狀態(tài)保持的時間，從而保證車輛及行人的安全通過，并且對特殊狀況進行適當處理。該控制系統(tǒng)主要包括控制模塊，分頻模塊和譯碼顯示模塊，會在下面進行詳細闡述。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 CPLD結(jié)構(gòu)及其發(fā)展CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。由于CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因為它的硬件結(jié)構(gòu)設(shè)計可由軟件完成（相當于房子蓋好后人工設(shè)計局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計比純硬件的數(shù)字電路具有很強的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機床、航天測控設(shè)備等方面。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。這里以搶答器為例講一下它的設(shè)計（裝修）流程，即芯片的設(shè)計流程。打開集成開發(fā)軟件（Altera公司Max+pluxII）→畫原理圖，寫硬件描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵信號，進行仿真，查看邏輯輸出結(jié)果是否正確→進行管腳輸出，輸出鎖定→生成代碼→通過下載電纜將代碼傳送并存儲在CPLD芯片中。它是在ALTERA公司的第二代MAX結(jié)構(gòu)基礎(chǔ)上，采用先進的氧化物半導(dǎo)體EEPROM技術(shù)制造的?？梢钥焖俣行У闹匦戮幊?，并保證可編程擦除100次。圖21是某頻率計用到EPM7128SLC8415時的連線圖。 圖21EPM7128SLC8415結(jié)構(gòu)圖 VHDL硬件編輯語言VHDL語言是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL語言設(shè)計特點⑴覆蓋面廣，描述能力強，用于復(fù)雜的，多層次的設(shè)計，支持設(shè)計庫和設(shè)計的重復(fù)使用。⑵具有良好的可讀性，既容易被計算機接受，也容易被讀者了解。一個大規(guī)模的設(shè)計不可能由一個人獨立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計的分解和設(shè)計的再利用提供可有力的支持。因為VHDL的硬件描述與工藝無關(guān)，當工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。⑹硬件獨立，一個設(shè)計可用于不同的硬件結(jié)構(gòu)，而且設(shè)計時不必了解過多的硬件細節(jié)。一般來講，VHDL的設(shè)計流程主要包括一下幾個步驟：1. 設(shè)計規(guī)范的定義 采用VHDL進行設(shè)計描述之前，設(shè)計人員首先要對電子系統(tǒng)的設(shè)計目的和設(shè)計要求有一個明確，清晰的認識，然后形成具體的設(shè)計規(guī)范定義，這一步驟對以后的設(shè)計來說是非常重要的。2. 采用VHDL進行設(shè)計描述 采用VHDL進行設(shè)計描述主要包括設(shè)計規(guī)劃和程序編寫的步驟。通常情況下，設(shè)計中采用的設(shè)計方式包括直接設(shè)計，自上而下的設(shè)計和自下而上的設(shè)計，一般采用自上而下的設(shè)計方法。設(shè)計規(guī)劃完成后，設(shè)計人員就可以按照模塊劃分來編寫各個模塊的VHDL程序，然后將各個模塊的VHDL程序組合在一起，從而完成整個設(shè)計的VHDL描述。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計錯誤，設(shè)計人員往往需要修改VHDL描述，然后再重新進行綜合，優(yōu)化和裝配（或布局布線）等后續(xù)操作，如此反復(fù)，將會浪費大量的時間。，優(yōu)化和裝配（或布局布線） 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級別抽象的一種方法，簡單的說，就是將設(shè)計的描述轉(zhuǎn)化成底層電路表示。優(yōu)化是指將設(shè)計的時延縮到最小和有效利用資源。約束條件的設(shè)置主要包括時間約束和面積約束。如果時序不能滿足，那么需要回到前面的步驟重新進行操作。 器件編程就是將設(shè)計描述經(jīng)過編譯，綜合，優(yōu)化和裝配后的結(jié)果，經(jīng)過一定的映射，轉(zhuǎn)化成器件編程所需要的數(shù)據(jù)文件格式，然后通過燒片器或下載電纜將數(shù)據(jù)文件下載到器件中的過程。行為描述在EDA工程中稱為高層次描述或高級描述。常用順序語句描述有進程，過程和函數(shù)。設(shè)計者只需寫出源程序，而挑選電路方案的工作有EDA軟件自動完成，最終的電路優(yōu)化程度往往取決于綜合軟件的技術(shù)水平和器件支持能力。如果設(shè)計結(jié)果不能滿足資源占有率的要求，則應(yīng)改變描述方式。RTL描述是以規(guī)定設(shè)計中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。它反映了從輸入數(shù)據(jù)到輸出數(shù)據(jù)之間所發(fā)生的邏輯變換，或者說描述了數(shù)據(jù)流程的運動路徑，運動方向和運動結(jié)果。3. 結(jié)構(gòu)化描述結(jié)構(gòu)體的結(jié)構(gòu)化描述給出了實體內(nèi)部結(jié)構(gòu)，它所包含的模塊和元件及其互聯(lián)關(guān)系，與實體外部引線的對應(yīng)關(guān)系。原件的定義或使用聲明及元件例化是用VHDL 實現(xiàn)層次化，模塊化設(shè)計的手段。在綜合時，VHDL綜合器會根據(jù)相應(yīng)的元件聲明，搜索與元件同名的實體，將此實體合并到生成的門級網(wǎng)表中。VHDL的英文全稱是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language。其次，這次設(shè)計選用VHDL硬件描述語言的優(yōu)勢就在于傳統(tǒng)的用原理圖設(shè)計電路的方法具有直觀形象的優(yōu)點，但如果所設(shè)計系統(tǒng)的規(guī)模比較大，或者設(shè)計軟件不能提供設(shè)計者所需的庫單元時，這種方法就顯得很受限制了。利用硬件描述語言來設(shè)計電路，使探測各種設(shè)計方案變成一件很容易的事，因為只需要對描述語言進行修改，這比更改電路原理圖要容易實現(xiàn)得多。歸納起來 ,VHDL 語言主要具有以下優(yōu)點：　　⑴ VHDL 語言功能強大 , 設(shè)計方式多樣　　VHDL 語言具有強大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn), 這是其他硬件描述語言所不能比擬的。 既支持模塊化設(shè)計方法, 也支持層次化設(shè)計方法。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度?！　、?VHDL 語言的設(shè)計描述與器件無關(guān)　　采用 VHDL 語言描述硬件電路時, 設(shè)計人員并不需要首先考慮選擇進行設(shè)計的器件。當硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計 , 而是一些模塊的累加。 Quartus Ⅱ簡介 Quartus174。 QuartusII design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計流程。 Quartus II 設(shè)計軟件改進了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供FPGA與maskprogrammed devices開發(fā)的統(tǒng)一工作流程。Altera Quartus II （）設(shè)計軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計流程的設(shè)計工具。系統(tǒng)設(shè)計者現(xiàn)在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應(yīng)地進行最大吞吐量設(shè)計。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。改進了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。其中，紅燈亮表示禁止通行或停止左轉(zhuǎn)彎；黃燈亮表示馬上要出現(xiàn)紅燈，停止通行；綠燈亮表示可以通行；倒計時顯示器是用來顯示允許通行或禁止通行的時間。 任務(wù)和要求：⑴確保交通安全有序進行。⑶能實現(xiàn)總體清零功能。⑷能實現(xiàn)特殊狀態(tài)的功能顯示：顯示倒計時的2 組數(shù)碼管閃爍；計數(shù)器停止計數(shù)并保持在原有狀態(tài)；東西、南北路口均顯示紅燈狀態(tài)；特殊狀態(tài)解除后能繼續(xù)正常運行?？刂破鰽的輸出R,Y,GA,GB分別控制主干道紅燈亮，黃燈亮，由東向西綠燈亮，由東轉(zhuǎn)南綠燈亮；控制器B的輸出BR，BY，BGA,BGB分別控制支干道紅燈亮，黃燈亮，由北轉(zhuǎn)西綠燈亮，由北向南綠燈亮。其中包括：⑴控制模塊（控制模塊A 控制模塊B）⑵分頻模塊⑶譯碼顯示模塊（譯碼顯示模塊A 譯碼顯示模塊B） 模塊運行流程圖⑴控制模塊圖32 正常狀態(tài)下的控制模塊A圖33 特殊狀況下的控制模塊A⑵分頻模塊圖34 分頻模塊流程圖⑶譯碼顯示模塊圖35 譯碼顯示模塊 紅綠燈交通信號系統(tǒng)的VHDL模塊 控制模塊該模塊為整個程序的核心，它包括控制模塊A和控制模塊B，它們分別控制東西、南北兩條道路上交通燈的明滅，并實現(xiàn)時間的倒計時功能。當兩者皆為高電平時，實現(xiàn)總體清零功能。當兩者皆為高電平時，各路口均顯示紅燈狀態(tài)并且倒計時計數(shù)器停止計算。信號clkin控制數(shù)碼管閃爍，信號clk提供控制模塊1Hz的基準信號。use 。 //庫說明；entity controla is port(clk,jin,clear:in std_logic。clear為清零信號，當為高電平時，實現(xiàn)總體清零功能； r,ga,gb,y:out std_logic。 //定義4位的輸出信號timh,timl，表示輸出的計時器剩余時間；end controla。type rgy is(greena,yellowa,greenb,yellowb,red)。 variable v,b:std_logic。 variable th,tl:std_logic_vector(3 downto 0)。 //定義4位std_logic_vector數(shù)據(jù)類型變量a； variable state:rgy。139。039。039。039。039。139。 if jin=39。 then b:=39。 //jin為低電平時，整個交通控制系統(tǒng)處于正常狀態(tài)； elsif clk39。139。039。 th:=0010。 v:=39。 //clk處于上升沿，開始提供輸入信號時，若清零沒有激活，則由東向西的綠燈開始點亮，開始倒計時，設(shè)定剩余時間為25S；此為道路東口交通燈的初始狀態(tài)； else //開始描述道路東口的交通燈循環(huán)； case state is when greena=if v=39。 then //由東向西綠燈的描述； th:=0010。 v:=39。 ga=39。 y=39。 gb=39。 r=39。 else if not(th=0000 and tl=0001) then if tl=0000 then tl:=1001。 else tl:=tl1。 else th:=0000。 v:=39。 state:=yellowa。 end if。039。 tl:=0100。139。139。039。039。039。 end if。 tl:=0000。039。 //計時器開始計時，此時十位為0，個位為4，即5S，直到本次計時結(jié)束，只有東西向的黃燈點亮，其余保持熄滅狀態(tài)；期間當計時器的個位一直自減1；當此次計時結(jié)束，即十位和個位都顯示0時，下次計時開始，由東轉(zhuǎn)南的綠燈開始點亮； end