【正文】 第16周 修改、裝訂畢業(yè)設(shè)計說明書、指導(dǎo)老師評閱 第17周 畢業(yè)答辯 目錄 摘要 IAbstract II第1章 緒論 1 1 EDA技術(shù)的發(fā)展 1 CPLD簡介 2 VHDL簡介 4 QuartusⅡ簡介 5 6第2章 方案論證 8 8 8 10第3章 模塊設(shè)計及其功能 11 11 11： 12 時序控制模塊波形仿真截圖： 13： 13 13 顯示控制電路部分程序： 15 顯示控制模塊波形仿真截圖： 16： 17第4章　八路彩燈控制系統(tǒng)的實現(xiàn) 18 18 18 19 頂層模塊設(shè)計程序： 19 八路彩燈控制仿真波形： 21 八路彩燈生成元器件符號： 2管腳分配 22 硬件測試 23 本章小結(jié) 23第5章 總 結(jié) 25致謝 27參考文獻 28附錄　管腳設(shè)定和元器件清單 29 基于CPLD的彩燈控制器設(shè)計 基于CPLD的彩燈控制器的設(shè)計[摘 要]本文介紹了以VHDL為基礎(chǔ)的八路彩燈控制系統(tǒng)，本系統(tǒng)設(shè)計主要包括：時序控制模塊，顯示控制模塊。顯示控制模塊主要是通過狀態(tài)機實現(xiàn)八路彩燈的四種大花型，二十九種狀態(tài)的循環(huán)顯示。 最后通過QuartusⅡ軟件仿真，對各模塊的波形仿真結(jié)果進行了分析，再通過硬件下載驗證，完成了本次設(shè)計要求的各項指標(biāo)。 彩燈控制。 VHDL。Timing control module。目前市場上彩燈控制器的樣式有可編程彩燈控制器、CEC電腦彩燈控制器、EPROM程控編碼彩燈控制器，聲控彩燈，音樂彩燈控制器，簡易循環(huán)彩燈，紅外線遙控彩燈控制器等。在編程器中編好各種彩燈花樣變化的程序,經(jīng)檢查正確無誤后送到可編程控制器中運行,控制器輸出端就可以驅(qū)動多路彩燈點亮,其彩燈花樣變化及各花樣之間的轉(zhuǎn)換均可實現(xiàn)自動完成,這就是可編程彩燈控制器的杰作,它使得彩燈變化更加豐富多彩漂亮迷人,這是迄今為止任何一種其他彩燈控制器所無法比擬的。在裝飾領(lǐng)域方面，采用彩燈控制電路，加強了人機聯(lián)系，如會顯示數(shù)字和漢字的大型彩燈組，從而有效的提高審美觀念，為了方便使用者，更為人們所熟悉，大至工業(yè)領(lǐng)域，小到玩具、彩燈控制器的應(yīng)用都十分廣泛。 （2）20世紀(jì)80年代的計算機輔助工程設(shè)計CAE階段初級階段的硬件設(shè)計是用大量不同型號的標(biāo)準(zhǔn)芯片實現(xiàn)電子系統(tǒng)設(shè)計的。伴隨著計算機和集成電路的發(fā)展，EDA技術(shù)進入到計算機輔助工程設(shè)計階段。利用這些工具，設(shè)計師能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能，能生成產(chǎn)品制造文件，使設(shè)計階段對產(chǎn)品性能的分析前進了一大步。20世紀(jì)90年代，設(shè)計師逐步從使用硬件轉(zhuǎn)向設(shè)計硬件，從單個電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。CPLD 主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。由于CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了CPLD可編程邏輯器件。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，CPLD恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，CPLD能夠反復(fù)使用。當(dāng)需要修改CPLD功能時，只需換一片EPROM即可。因此，CPLD的使用非常靈活。通常的分類方法是：將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點: 　 ①CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時序邏輯。 ②CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過改變內(nèi)部連線的布線來編程。 　　④FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲器芯片,使用簡單。 ⑥CPLD的速度比FPGA快,并且具有較大的時間可預(yù)測性。 　?、咴诰幊谭绞缴?CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數(shù)可達1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。 　?、郈PLD保密性好,FPGA保密性差。 VHDL簡介VHDL全英文是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。Quartus II設(shè)計流程： 設(shè)計輸入：完成期間的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具； 綜合：包括分析和綜合器以、輔助工具和RTL查看器等工具； 布局連線：將設(shè)計綜合后的網(wǎng)表文件映射到實體器件的過程，包括Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具，時序分析； 仿真：Quartus II提供了功能仿真和時序仿真兩種工具； 器件編程與配置：包括四種編程模式，即被動串行模式、JTAG模式、主動串行模式和插座內(nèi)編程模式。 （2）添加文件，包括最頂層的設(shè)計實體文件以及一些額外的電路模塊描述文件或定制的功能庫。 （4）第三方EDA工具設(shè)定，包括設(shè)計輸入與綜合工具、仿真工具、時序分析工具等，默認(rèn)為Quartus II自帶的仿真器、綜合器以及時序分析器。 隨著國家經(jīng)濟的迅速發(fā)展，人民物質(zhì)文化生活水平不斷提高，對于裝飾的 美化美觀的的要求也越來越高。近年來隨著科技的飛速發(fā)展，CPLD技術(shù)的應(yīng)用正在不斷地走向深入，同時自動控制系統(tǒng)日新月異更新?，F(xiàn)在廣告燈的主流產(chǎn)品采用LED或Neon發(fā)光體。實現(xiàn)例如全亮，循環(huán)滾動等花色，同時編寫了花色編排軟件，可以對花色時間，顏色，類型等進行編排，導(dǎo)入單片機，編譯燒錄。這些控制裝置均運用計算機技術(shù)、電子技術(shù)和聲光技術(shù)，對被控?zé)艄庀到y(tǒng)按設(shè)定的變化方案進行亮、滅燈控制，形成各種燈光圖案，有時還配以和諧的音樂，達到令人嘆為觀止的光、聲、色的綜合藝術(shù)效果。可編程控制器集微電子技術(shù),計算機技術(shù)于一體,在取代繼電器控制系統(tǒng),實現(xiàn)多種設(shè)備的自動控制中越來越顯示出其突出的優(yōu)點,組成可編程彩燈控制器,只要在編程器中編好各種彩燈花樣變化的程序,經(jīng)檢查正確無誤后送到可編程控制器中運行,控制器輸出端就可以驅(qū)動多路彩燈點亮,其彩燈花樣變化及各花樣之間的轉(zhuǎn)換均可實現(xiàn)自動完成,這就是可編程彩燈控制器的杰作,它使得彩燈變化更加豐富多彩漂亮迷人,這是迄今為止任何一種其他彩燈控制器所無法比擬的。如在射燈中選用光色好的高強度氣體放電燈，可造成一個光學(xué)彌散、均勻柔和的照明環(huán)境，且燈具的保護角小、效率高，能較好地顯示建筑物結(jié)構(gòu)。如應(yīng)用電子鎮(zhèn)流器對燈具及照明系統(tǒng)進行調(diào)光、遙控、控制光色。 （4）向裝配系列化轉(zhuǎn)現(xiàn)代燈具的選型追求簡潔明快淘汰了過去一味追求表面華麗的造型及過分裝飾的風(fēng)格、既強調(diào)個性，又強調(diào)與背景環(huán)境的協(xié)調(diào)，還注重表現(xiàn)燈具材料的質(zhì)感。工作原理：整個系統(tǒng)共有三個輸入信號CLK，CLR和OPT，八路輸出信號。節(jié)拍發(fā)生器產(chǎn)生的節(jié)拍信號分別輸出到控制器、編碼電路和驅(qū)動電路。CLR為清零信號，由外部輸入到控制器．CLK為0時，系統(tǒng)回到等待狀態(tài)，彩燈全滅；CLK為1時．系統(tǒng)工作。節(jié)拍發(fā)生器：提供快、慢兩種節(jié)拍。編碼電路：根據(jù)花型要求按節(jié)拍輸出八位狀態(tài)編碼信號．以控制彩燈接規(guī)律亮滅。同樣我們用VHDL語言設(shè)計了一個八路彩燈控制器，四種大花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。運用自頂而下的設(shè)計思想，按功能逐層分割實現(xiàn)層次化設(shè)計。時序控制模塊實現(xiàn)的功能是產(chǎn)生1＼４和１＼８的時鐘信號。方案一總體由受控電路和控制器組成，而受控電路又包括節(jié)拍發(fā)生器，驅(qū)動電路和編碼電路。如此設(shè)計，其優(yōu)點在于：設(shè)計思想比較簡單，元件種類使用少，充分利用了各種元件，且因熟悉，比較易于組裝電路；缺點則是：中間單元電路連線過多，容易出錯，且可能出現(xiàn)線與關(guān)系；分析電路時不易弄清楚，不易于電路的修改。且檢查電路時易于分析修改，雖然原理相對復(fù)雜，但單元電路模塊少，而且方案二程序編寫簡單易懂，并能夠靈活地添加或刪減程序?qū)崿F(xiàn)多種花型的變化，有很大的靈活性。第3章 模塊設(shè)計及其功能本次設(shè)計分為兩個子模塊 ,即八路彩燈時序控制模塊和八路彩燈顯示控制模塊。顯示控制模塊的功能是使電路產(chǎn)生四種花型并且循環(huán)顯示，以此實現(xiàn)本次設(shè)計要求實現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。用VHDL進行設(shè)計，首先應(yīng)該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。時序控制模塊是本程序的時鐘信號選擇模塊，它的功能是產(chǎn)生輸入脈沖的１＼４分頻脈沖信號和１＼８分頻脈沖信號，以此控制八路彩燈的快慢節(jié)奏變化。時序控制電路是整個電路中一個分模塊，它的設(shè)計對八路彩燈控制器設(shè)計的順利完成起著決定性的作用。我們使得時序控制電路所產(chǎn)生的控制時鐘信號的快慢兩種節(jié)奏分別為輸入時鐘信號頻率的１＼４和１＼８，因而輸出時鐘控制信號可以通過對輸入時鐘的計數(shù)來獲得。：elsif clk39。139。039。 clk_tmp=not clk_tmp。139。