【正文】 摘 要 ]本文介紹了以 VHDL 為基礎(chǔ)的八路彩燈控制系統(tǒng)，本系統(tǒng)設(shè)計主要包括：時序控制模塊，顯示控制模塊。顯示控制模塊主要是通過狀態(tài)機實現(xiàn)八路彩燈的四種大花型，二十九種狀態(tài)的循環(huán)顯示。 最后通過 QuartusⅡ軟件仿真，對各模塊的波形仿真結(jié)果進(jìn)行了分析，再通過硬件下載驗證，完成了本次設(shè)計要求的各項指標(biāo)。 彩燈控制 。 VHDL。Timing control module。目前市場上彩燈控制器的樣式有可編程彩燈控制器、 CEC 電腦彩燈控制器、 EPROM 程控編碼彩燈控制器，聲控彩燈，音樂彩燈 控制器，簡易循環(huán)彩燈，紅外線遙控彩燈控制器等。在編程器中編好各種彩燈花樣變化的程序 ,經(jīng)檢查正確無誤后送到可編程控制器中運行 ,控制器輸出端就可以驅(qū)動多路彩燈點亮 ,其彩燈花樣變化及各花樣之間的轉(zhuǎn)換均可實現(xiàn)自動完成 ,這就是可編程彩燈控制器的杰作 ,它使得彩燈變化更加豐富多彩漂亮迷人 ,這是迄今為止任何一種其他彩燈控制器所無法比擬的。在裝飾領(lǐng)域方面，采用彩燈控制電路，加強 了人機聯(lián)系，如會顯示數(shù)字和漢字的大型彩燈組，從而有效的提高審美觀念，為了方便使用者，更為人們所熟悉，大至工業(yè)領(lǐng)域，小到玩具、彩燈控制器的應(yīng)用都十分廣泛。 （ 2） 20 世紀(jì) 80 年代的 計算機輔助工程設(shè)計 CAE 階段 初級階段的硬件設(shè)計是用大量不同型號的標(biāo)準(zhǔn)芯片實現(xiàn)電子系統(tǒng)設(shè)計的。 伴隨著計算機和集成電路的發(fā)展， EDA 技術(shù)進(jìn)入到計算機輔助工程設(shè)計階段。利 基于 CPLD 的彩燈控制器設(shè)計 2 用這些工具，設(shè)計師能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能，能生成產(chǎn)品制造文件，使設(shè)計階段對產(chǎn)品性 能的分析前進(jìn)了一大步。 20 世紀(jì) 90 年代，設(shè)計師逐步從使用硬件轉(zhuǎn)向設(shè)計硬件，從單個電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路 。 CPLD 主要是由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點 。幾乎所有應(yīng)用中小規(guī)模通用 數(shù)字集成電路 的場合均可應(yīng)用 CPLD器件。 經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了 CPLD 可編程邏輯器件。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后， CPLD 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， CPLD 能夠反復(fù)使用。當(dāng)需要修改 CPLD 功能時，只需換一片 EPROM 即可。因此， CPLD 的使用非常靈活。通常的分類方法是：將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 CPLD，如 Lattice 的 ispLSI 系列、 Xilinx 的 XC9500 系列、 Altera 的 MAX7000S系列和 Lattice(原 Vantis)的 Mach 系列等。 盡管 FPGA 和 CPLD 都是可編程 ASIC 器件 ,有很多共同特點 ,但由于CPLD 和 FPGA 結(jié)構(gòu) 上的差異 ,具有各自的特點 : ① CPLD 更適合完成各種算法和組合邏輯 ,FPGA 更適合于完成時序邏輯。 ② CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程 ,FPGA 主要通過改變內(nèi)部連線的布線來編程 。 ④ FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無需外部 存儲器 芯片 ,使用簡單。 ⑥ CPLD 的速度比 FPGA 快 ,并且具有較大的時間可預(yù)測性。 基于 CPLD 的彩燈控制器設(shè)計 4 ⑦在編程方式上 ,CPLD主要是基于 E2PROM 或 FLASH存儲器編程 ,編程次數(shù)可達(dá) 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。 ⑧ CPLD 保密性好 ,FPGA 保密性差。 VHDL 簡介 VHDL 全 英文是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。應(yīng)用 VHDL 進(jìn)行工程設(shè)計的優(yōu)點是多方面的。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從 邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。 （ 4） 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 QuartusⅡ簡介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： （ 1） 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件； （ 2） 芯片（電路）平面布局連線編輯； （ 3） LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然 后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； （ 4） 功能強大的邏輯綜合工具； （ 5） 完備的電路功能仿真與時序邏輯仿真工具； （ 6） 定時 /時序分析與關(guān)鍵路徑延時分析； （ 7） 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； （ 8） 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； （ 9） 使用組合編譯方式可一次完成整體設(shè)計流程； （ 10） 自動定位編譯錯誤； （ 11） 高效的期間編程與驗證工具； （ 12） 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng) 表文件和 Verilog 網(wǎng)表文件； （ 13） 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 使用 New Project Wizard 新建一個工程的過程： （ 1）制定工程的文件存放目錄、工程名以及最頂層的設(shè)計實體名，在默認(rèn)情況下，工程名與最頂層的設(shè)計實體名是相同的。 （ 3）選擇目標(biāo)芯片，具體芯片最好讓編譯器根據(jù)工程設(shè)計的實 際情況自動選擇。 （ 5）最后一步系統(tǒng)將整體工程的各項參數(shù)和設(shè)置總結(jié)并顯示出來，這時即可完成工程的創(chuàng)建。城市的美化和日益激烈的廣告競爭越來越受到社 會的關(guān)注，作為城市裝飾和廣告宣傳的彩燈的需求量也越來越大。 過去彩燈控制器多采用 EPROM 和相應(yīng)的邏輯電路來完成，也有采用一些專 用彩燈控制芯片的控制器所需的電路較多，制作不易改變，且所需控制的彩燈路數(shù)越多，擴展起來也比較繁雜；而后者由于電路已確定，控制方式不能任意改變，功能較為單一。使用低成本CPLD 技術(shù)和 LED 發(fā)光管組成的同步顯示燈，燈板由六個像素組成，每個像素有紅綠藍(lán)三色，由 LED 發(fā)光管來實現(xiàn)，多燈可以長時間同步顯示。 目前市場上彩燈控制器的樣式有可編程彩燈控制器、 CEC 電腦彩燈控制器、EPROM 程控編碼彩燈控制器，聲控彩燈，音樂彩燈控制器，簡易循環(huán)彩燈，紅外線遙控彩燈控制器。隨著電子技術(shù)的發(fā)展，應(yīng)用系統(tǒng)向著小型化、快速化、大容量、重量 輕的方向發(fā)展。 彩燈的發(fā)展趨勢有 : （ 1）向高效節(jié)能方向發(fā)展 首先采用節(jié)能光源，然后是按照節(jié)能光的尺寸、形狀， 精心設(shè)計燈具的光學(xué)系統(tǒng)，真正的提高燈光的有效利用率。 （ 2）向集成可調(diào)化方向發(fā)展技術(shù)的迅速發(fā)展 各種集成化裝置和電子計算機控制系統(tǒng)對燈具和照明系統(tǒng)的應(yīng)用取得了顯著的進(jìn)步。 （ 3）向多功能小型化發(fā)展 隨著緊湊型光源的發(fā)展鎮(zhèn)流 器等燈用電器配件的超小、超薄、各種新技術(shù)、新工藝的不斷采用，現(xiàn)代燈具正在向小型、實用和多功能方向發(fā)展。為了能保證照明條件和視覺的舒適感，燈具大都配有各種系列成套的配件選擇，以使用戶根據(jù)需要自我調(diào)節(jié) 基于 CPLD 的彩燈控制器設(shè)計 8 第 2 章 方案論證 方案一 我們用 VHDL語言設(shè)計了一個 八 路彩燈控制器，四種大花型包含二十九種狀態(tài)循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。時鐘信號 CLK由外部輸入到節(jié)拍發(fā)生器，節(jié)拍選擇信號 OPT先輸入到控制器．再由控制器輸出選擇控制信號Y到節(jié)拍發(fā)生器，隨 時控制快慢節(jié)拍的轉(zhuǎn)換。編碼電路輸出反饋信號給控制器，控制器輸出信號控制編碼電路的各個子模塊交替工作，產(chǎn)生多種花型，再由驅(qū)動電路將信號輸出到彩燈。 我們采取自頂向下的設(shè)計方法，將電路分為控制器和受控制器，各部分電路的作用如下： 1．受控電路包括節(jié)拍發(fā)生器、驅(qū)動電路和編碼電路。 驅(qū)動電路：提供彩燈工作所需的電壓及電 流，隔離負(fù)載對編碼電路的影響。 ：為節(jié)拍發(fā)生器和編碼電路提供控制信號，同步整個系統(tǒng)的工作控制器通過控制編碼電路中各個模塊的交替工作來實現(xiàn)各個花型的轉(zhuǎn)換。 本控制電路采用 VHDL 語言設(shè)計。根據(jù)多路彩燈控制器的設(shè)計原理，將整個控制器分為 兩 個部分，分別 為時序控制模塊和顯示控制模塊。顯示控制模塊中實現(xiàn)的四種大花型分別為： 花型 1：彩燈從左至右逐個輪流點亮 S0:00000000 S1:10000000 基于 CPLD 的彩燈控制器設(shè)計 9 S2:01000000 S3:00100000 S4:00010000 S5:00001000 S6:00000100 S7:00000010 S8:00000001 花型 2：彩燈從右至左逐個輪流點亮 S9:00000010 S10:00000100 S11:00001000