【正文】 身冷汗?；氐剿奚?，他反復(fù)琢磨，終于想到在紅、綠燈中間再加上一個黃色信號燈，提醒人們注意危險。他的建議立即得到有關(guān)方面的肯定。于是紅、黃、綠三色信號燈即以一個完整的指揮信號家族，遍及全世界陸、海、空交通領(lǐng)域了。如今的交通燈系統(tǒng)的控制方法有很多，國內(nèi)外常見的多為標(biāo)準(zhǔn)邏輯器件、可編程序控制器PLC、單片機(jī)、CPLD等方案?；贑PLD所設(shè)計的系統(tǒng)具有速度更快、體積更小、功耗更小等特點(diǎn)，改變了傳統(tǒng)交通燈不穩(wěn)定和不利于擴(kuò)展的缺點(diǎn)，得到了廣泛應(yīng)用。交通系統(tǒng)未來的發(fā)展趨勢就是要提高通行能力，加強(qiáng)環(huán)境保護(hù)，開展智能化運(yùn)輸和環(huán)保專項(xiàng)技術(shù)的研究，并且要做到以人為本，重點(diǎn)開展交通安全技術(shù)的研究，在這個過程中要確定經(jīng)濟(jì)合理的目標(biāo)，促進(jìn)新材料的廣泛應(yīng)用和開發(fā)。智能交通系統(tǒng)是將先進(jìn)的信息技術(shù)、數(shù)據(jù)通訊傳輸技術(shù)、電子傳感技術(shù)及計算機(jī)處理技術(shù)等有效的集成運(yùn)用于整個地面交通管理系統(tǒng)而建立的一種在大范圍內(nèi)、全方位發(fā)揮作用的，實(shí)時、準(zhǔn)確、高效的綜合交通運(yùn)輸管理系統(tǒng)。 隨著交通狀況的日益惡化，西方發(fā)達(dá)國家普遍開展了關(guān)于智能交通系統(tǒng)共用信息平臺的研究、建設(shè)。一方面，西方發(fā)達(dá)國家開展了許多關(guān)于部門間信息共享、以及公有－私有關(guān)系的專項(xiàng)研究，從法規(guī)、政策、機(jī)制等方面對部門間信息共享給予了一定的保障；另一方面，西方發(fā)達(dá)國家的ITS建設(shè)已經(jīng)發(fā)展到一定程度，普遍開展了較高層次的交通信息服務(wù)。然而，在提供良好的交通信息服務(wù)的背后，必定要有功能強(qiáng)大、信息資源豐富的ITS共用信息平臺作為支撐。 在我國，城市智能交通已逐步得到社會各界的廣泛關(guān)注，并已成為交通領(lǐng)域的研究熱點(diǎn)，社會各界對通過智能交通系統(tǒng)建設(shè)、緩解日益嚴(yán)重的交通問題寄予了厚望。 鑒于城市智能交通系統(tǒng)建設(shè)涉及到城市管理多個部門職能，因此，只有各相關(guān)部門協(xié)調(diào)配合、共同行動起來，在必要的機(jī)制和技術(shù)手段下充分實(shí)現(xiàn)部門間的信息共享，城市智能交通才可能順利建設(shè)和發(fā)展。 為此，國家科技部提出了建設(shè)城市交通ITS共用信息平臺的構(gòu)想，在此基礎(chǔ)上廣泛開展關(guān)于交通綜合信息的研究和應(yīng)用。智能交通各界通過多年的研究和工程實(shí)踐，普遍認(rèn)為信息平臺的建設(shè)應(yīng)實(shí)現(xiàn)信息共享樞紐、綜合交通信息服務(wù)、交通輔助決策、重大事件管理等功能目標(biāo)。目前，已有的交通信息采集系統(tǒng)還處于各自分立的狀態(tài)。要實(shí)現(xiàn)上述功能，還需面對諸多必須解決的問題。多學(xué)科綜合集成ITS共用信息平臺。 ITS共用信息平臺的建設(shè)決不是一般的IT系統(tǒng)集成，為完整解決信息平臺數(shù)據(jù)采集、數(shù)據(jù)處理整合以及信息發(fā)布的問題，必須同時考慮多方面技術(shù)的綜合集成。同時，上述關(guān)鍵技術(shù)在平臺中也不僅僅是堆砌或者簡單組合，而是有機(jī)融合、互相滲透。 主要研究內(nèi)容 課題采用文獻(xiàn)研究和實(shí)驗(yàn)方法進(jìn)行研究。通過文獻(xiàn)研究，提出基于CPLD的交通燈控制器的設(shè)計要求；通過實(shí)踐研究，驗(yàn)證本課題所實(shí)現(xiàn)的功能是否與理論要求相一致。所獲得的資料來源于省圖書館、網(wǎng)上數(shù)據(jù)庫和社會、企業(yè)以及校園調(diào)研。本課題設(shè)計了一個基于CPLD可編程邏輯器件的交通燈控制器。該控制器能夠自動控制十字路口交通燈狀態(tài)的改變和同一狀態(tài)保持的時間，從而保證車輛及行人的安全通過，并且對特殊狀況進(jìn)行適當(dāng)處理?？刂破髦饕捎肊DA技術(shù)，通過VHDL硬件電路描述語言實(shí)現(xiàn)設(shè)計功能，并使用Quartus II對設(shè)計程序進(jìn)行編譯和仿真。該控制系統(tǒng)主要包括控制模塊，分頻模塊和譯碼顯示模塊，會在下面進(jìn)行詳細(xì)闡述。 章節(jié)安排第一章 前言第二章 本文研究平臺簡介第三章 交通燈系統(tǒng)的設(shè)計第四章 系統(tǒng)仿真第五章 結(jié)論與展望本文研究平臺簡介第二章 本文研究平臺簡介 CPLD復(fù)雜可編程邏輯器件CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計的數(shù)字系統(tǒng)。 CPLD結(jié)構(gòu)及其發(fā)展CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)。20世紀(jì)70年代，最早的可編程邏輯器件PLD誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)PLD只能設(shè)計小規(guī)模電路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測控設(shè)備等方面。 CPLD的特點(diǎn)及其使用CPLD具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備的一種技能。這里以搶答器為例講一下它的設(shè)計（裝修）流程，即芯片的設(shè)計流程。CPLD的工作大部分是在電腦上完成的。打開集成開發(fā)軟件（Altera公司Max+pluxII）→畫原理圖，寫硬件描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵信號，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確→進(jìn)行管腳輸出，輸出鎖定→生成代碼→通過下載電纜將代碼傳送并存儲在CPLD芯片中。 EPM7128SLC8415芯片介紹EPM7128SLC8415隸屬于ALTERA公司所生產(chǎn)的MAX7000系列產(chǎn)品。它是在ALTERA公司的第二代MAX結(jié)構(gòu)基礎(chǔ)上，采用先進(jìn)的氧化物半導(dǎo)體EEPROM技術(shù)制造的?？扇菁{各種各樣、獨(dú)立的組合邏輯和時序邏輯函數(shù)?？梢钥焖俣行У闹匦戮幊?，并保證可編程擦除100次。EPM7128SLC8415包含128個宏單元，每16個宏單元組成一個邏輯陣列塊，同時，每個宏單元有一個可編程的“與”陣和固定的“或”陣，以及一個具有獨(dú)立可編程時鐘、時鐘使能、清除和置位功能的可配置觸發(fā)器。圖21是某頻率計用到EPM7128SLC8415時的連線圖?？梢钥吹皆揅PLD的84個管腳，大部分都是I/O口，接線時只需要注意電源、接地、時鐘等特殊管腳即可，其他的輸入輸出信號可以接入任意I/O口。 圖21EPM7128SLC8415結(jié)構(gòu)圖 VHDL硬件編輯語言VHDL語言是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進(jìn)行仿真，再自動綜合到門級電路，最后使用PLD實(shí)現(xiàn)其功能。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式，描述風(fēng)格和句法等與一般的計算機(jī)高級語言十分類似。 VHDL語言設(shè)計特點(diǎn)⑴覆蓋面廣，描述能力強(qiáng)，用于復(fù)雜的，多層次的設(shè)計，支持設(shè)計庫和設(shè)計的重復(fù)使用。在VHDL語言中，設(shè)計的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。⑵具有良好的可讀性，既容易被計算機(jī)接受，也容易被讀者了解。⑶支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。一個大規(guī)模的設(shè)計不可能由一個人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計的分解和設(shè)計的再利用提供可有力的支持。⑷使用期長，不會因工藝變化而使描述過時。因?yàn)閂HDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。⑸有豐富的軟件支持VHDL的綜合和仿真，從而能在設(shè)計階段就能發(fā)現(xiàn)設(shè)計中的錯誤，縮短設(shè)計時間，降低成本。⑹硬件獨(dú)立，一個設(shè)計可用于不同的硬件結(jié)構(gòu)，而且設(shè)計時不必了解過多的硬件細(xì)節(jié)。 VHDL語言設(shè)計流程VHDL是IEEE所確認(rèn)的一種標(biāo)準(zhǔn)化硬件描述語言，它在設(shè)計描述過程中有一定的設(shè)計流程可以遵循。一般來講，VHDL的設(shè)計流程主要包括一下幾個步驟：1. 設(shè)計規(guī)范的定義 采用VHDL進(jìn)行設(shè)計描述之前，設(shè)計人員首先要對電子系統(tǒng)的設(shè)計目的和設(shè)計要求有一個明確，清晰的認(rèn)識，然后形成具體的設(shè)計規(guī)范定義，這一步驟對以后的設(shè)計來說是非常重要的。設(shè)計規(guī)范的定義相當(dāng)于系統(tǒng)設(shè)計的總體方案。2. 采用VHDL進(jìn)行設(shè)計描述 采用VHDL進(jìn)行設(shè)計描述主要包括設(shè)計規(guī)劃和程序編寫的步驟。設(shè)計規(guī)劃的主要任務(wù)是進(jìn)行設(shè)計方式的選擇以及是否進(jìn)行模塊規(guī)劃。通常情況下，設(shè)計中采用的設(shè)計方式包括直接設(shè)計，自上而下的設(shè)計和自下而上的設(shè)計，一般采用自上而下的設(shè)計方法。模塊劃分是設(shè)計過程中一個非常重要的步驟模塊劃分的好壞直接影響最終的電路設(shè)計，因此設(shè)計人員在這一步應(yīng)該花費(fèi)一定的時間，從而保證模塊劃分的最優(yōu)化。設(shè)計規(guī)劃完成后，設(shè)計人員就可以按照模塊劃分來編寫各個模塊的VHDL程序，然后將各個模塊的VHDL程序組合在一起，從而完成整個設(shè)計的VHDL描述。 在設(shè)計流程中，綜合，優(yōu)化和裝配（或布局布線）等后續(xù)操作往往需要花費(fèi)大量時間。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計錯誤，設(shè)計人員往往需要修改VHDL描述，然后再重新進(jìn)行綜合，優(yōu)化和裝配（或布局布線）等后續(xù)操作，如此反復(fù)，將會浪費(fèi)大量的時間。因此，設(shè)計人員常常在完成編碼后采用仿真器對VHDL設(shè)計描述進(jìn)行仿真（有時稱作前仿真），這樣可以提早發(fā)現(xiàn)設(shè)計錯誤，節(jié)省時間，縮短開發(fā)周期。，優(yōu)化和裝配（或布局布線） 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級別抽象的一種方法，簡單的說，就是將設(shè)計的描述轉(zhuǎn)化成底層電路表示。通常，綜合的結(jié)果是一個網(wǎng)表或一組邏輯方程。優(yōu)化是指將設(shè)計的時延縮到最小和有效利用資源。幾乎所有的高級VHDL綜合工具都可以使用約束條件對設(shè)計進(jìn)行優(yōu)化。約束條件的設(shè)置主要包括時間約束和面積約束。（或布局布線）后的仿真 與VHDL程序仿真不同，裝配后的仿真不僅要對設(shè)計描述的邏輯功能進(jìn)行驗(yàn)證，而且還要對設(shè)計描述的時序功能進(jìn)行驗(yàn)證。如果時序不能滿足，那么需要回到前面的步驟重新進(jìn)行操作。通常，裝配后的仿真稱作后仿真。 器件編程就是將設(shè)計描述經(jīng)過編譯，綜合，優(yōu)化和裝配后的結(jié)果，經(jīng)過一定的映射，轉(zhuǎn)化成器件編程所需要的數(shù)據(jù)文件格式，然后通過燒片器或下載電纜將數(shù)據(jù)文件下載到器件中的過程。 VHDL的描述風(fēng)格1. 行為描述結(jié)構(gòu)體的行為描述表示輸入與輸出之間轉(zhuǎn)換的關(guān)系，是對設(shè)計實(shí)體按計算的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級描述。一般來說，采用行為描述方式的VHDL程序主要用于系統(tǒng)教學(xué)模型的仿真或系統(tǒng)工作原理的仿真。常用順序語句描述有進(jìn)程，過程和函數(shù)。另外，采用行為描述方式設(shè)計電路，可以降低設(shè)計難度，只需表示輸入輸出之間的關(guān)系，沒有設(shè)計任何有關(guān)的電路組成和門級電路。設(shè)計者只需寫出源程序，而挑選電路方案的工作有EDA軟件自動完成，最終的電路優(yōu)化程度往往取決于綜合軟件的技術(shù)水平和器件支持能力。當(dāng)電路的規(guī)模較大或需要描述復(fù)雜邏輯關(guān)系時，應(yīng)首先考慮用行為描述方式設(shè)計電路。如果設(shè)計結(jié)果不能滿足資源占有率的要求，則應(yīng)改變描述方式。2. 數(shù)據(jù)流描述結(jié)構(gòu)體的數(shù)據(jù)流描述也稱為RTL描述方式，RTL是寄存器轉(zhuǎn)換層次的簡稱。RTL描述是以規(guī)定設(shè)計中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。VHDL的RTL描述方式類似于布爾方程，可以描述時序電路，也可以描述組合電路。它反映了從輸入數(shù)據(jù)到輸出數(shù)據(jù)之間所發(fā)生的邏輯變換，或者說描述了數(shù)據(jù)流程的運(yùn)動路徑，運(yùn)動方向和運(yùn)動結(jié)果。RTL描述主要采用并行信號賦值語句描述。3. 結(jié)構(gòu)化描述結(jié)構(gòu)體的結(jié)構(gòu)化描述給出了實(shí)體內(nèi)部結(jié)構(gòu)，它所包含的模塊和元件及其互聯(lián)關(guān)系，與實(shí)體外部引線的對應(yīng)關(guān)系。結(jié)構(gòu)化描述是使用元件例化語句或生成語句，完成元件互連的描述。原件的定義或使用聲明及元件例化是用VHDL 實(shí)現(xiàn)層次化，模塊化設(shè)計的手段。與傳統(tǒng)的原理圖設(shè)計輸入方式相仿，在綜合時，VHDL實(shí)現(xiàn)層次化，模塊化設(shè)計的手段與傳統(tǒng)的原理圖設(shè)計輸入方式相仿。在綜合時，VHDL綜合器會根據(jù)相應(yīng)的元件聲明，搜索與元件同名的實(shí)體，將此實(shí)體合并到生成的門級網(wǎng)表中。 選擇VHDL硬件描述語言設(shè)計的優(yōu)勢首先，簡單地介紹一下什么是VHDL硬件描述語言。VHDL的英文全稱是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language。是EDA設(shè)計中使用最多的語言之一，它具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大地簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。其次，這次設(shè)計選用VHDL硬件描述語言的優(yōu)勢就在于傳統(tǒng)的用原理圖設(shè)計電路的方法具有直觀形象的優(yōu)點(diǎn)，但如果所設(shè)計系統(tǒng)的規(guī)模比較大，或者設(shè)計軟件不能提供設(shè)計者所需的庫單元時，這種方法就顯得很受限制了。而且用原理圖表示的設(shè)計，通用性、可移植性也比較弱，所以在現(xiàn)代的設(shè)計中，越來越多地采用了基于硬件描述語言的設(shè)計方式。利用硬件描述語言來設(shè)計電路，使探測各種設(shè)計方案變成一件很容易的事，因?yàn)橹恍枰獙γ枋稣Z言進(jìn)行修改，這比更改電路原理圖要容易實(shí)現(xiàn)得多。VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)：　?、?VHDL 語言功能強(qiáng)大 , 設(shè)計方式多樣　　VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時, 它還具有多層次的電路設(shè)計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計實(shí)現(xiàn), 這是其他硬件描