【正文】 術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計(jì)算機(jī)（ M3C）結(jié)構(gòu)。 第二， 外設(shè)技術(shù)與 EDA 工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展 。 在 EDA 軟件開發(fā)方面，目前主要集中在美國。日本、韓國都有 ASIC設(shè)計(jì)工具，但不對外開放。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具在各地開花并結(jié)果。 [3] EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。 EDA 水平不斷提高，設(shè)計(jì)工具趨于完美的地步。 硬件描述語言 VHDL VHDL 的簡介 硬件描述語言（ HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。而且 VHDL 語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。為了克服以上不足， 1985年美國國防部正式推出了高速集成電路硬件描述語言 VHDL， 1987 年 IEEE 采納VHDL 為硬件描述語言標(biāo)準(zhǔn)（ IEEE STD－ 1076）。寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL 幾乎覆蓋了以往各種硬 件俄語言的功能，整個(gè)自頂向下或由底向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。 （ 2） VHDL 可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯艄設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。 （ 4） VHDL 是一個(gè)標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因此移植性好 。他人用VHDL 語言實(shí)現(xiàn)了 IP 模塊和軟核（ soft core），程序包（ package）和設(shè)計(jì)庫（ library）很容易移植到自己的系統(tǒng)設(shè)計(jì)中。 值得指出的是： Verilog－ HDL 等硬件描述語言獲得較為廣泛的應(yīng)用。 VHDL 的設(shè)計(jì)方法 傳統(tǒng)的硬件電路設(shè)計(jì)方法 是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。 當(dāng)電路系統(tǒng)采用 VHDL 語言設(shè)計(jì)其硬 件時(shí)，與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)： 第一， 采用自上而下的設(shè)計(jì)方法。在設(shè)計(jì)的過程中，對系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)： 第一層次是行為描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的問題。 第二層次是 RTL 方式描述。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。也就是說，系統(tǒng)采用 RTL 方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。即利用邏輯綜合工具，將 RTL 方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此后可對綜合的結(jié)果在門電路級上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。 由自上而下的設(shè)計(jì)過程可知，從總體行為設(shè)計(jì)開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。 由于目前眾多制造 PLD 芯片的廠家，其工具軟件均支持 VHDL 語言的編程。 基于 EDA 技術(shù)的交通燈設(shè)計(jì) 9 第四， 采用系統(tǒng)早期仿真。這三級仿真貫穿系統(tǒng)設(shè)計(jì)的全過程，從而可以在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中存在的問題，大大縮短系統(tǒng)設(shè)計(jì)的周期，節(jié)約大量的人力和物力。 [4]其自頂而下的設(shè)計(jì)流程如圖 11 所示： 圖 11 自頂而下的設(shè)計(jì)流程 Max+Pull II 開發(fā)平臺系統(tǒng) MaxPull II 簡介 MaxPull II 的全稱是 Multiple Array and Programmable Logic Use System2（多陣列矩陣及可編程邏輯用戶系統(tǒng) 2）， 是 Altera 公司的全集成化可編程邏輯設(shè)計(jì)環(huán)境。 MAX+PLUS II 的版本不升級，功能也越來越強(qiáng)大，目前發(fā)行的 MAX+PLUS II 已經(jīng)到了 10。 MaxPull II 的界面友好，在線幫助完備，初學(xué)者也可以很快學(xué)習(xí)掌握。 其次 ，在進(jìn)行原理圖輸入時(shí)，可以直接放置 74 系列邏輯芯片，所以對于普通愛好者來說，即使不使用 Altera 的可編程器件，也可以把MAX+PLUS II 作為邏輯仿真工具，另外 ， 不用搭建硬件電路，即可對自己的設(shè)設(shè)計(jì)說明書 建立 VHDL行為模型模型 門級時(shí)序 VHDL 行為仿真模型 VHDL－ RTL 級建模模型 前端功能仿真 邏輯綜合 測試向量生成 硬件測試 功能仿真 結(jié)構(gòu)綜合 設(shè)計(jì)完成 基于 EDA 技術(shù)的交通燈設(shè)計(jì) 10 計(jì)進(jìn)行調(diào)試， 支持 Altera 公司不同結(jié)構(gòu)的 可編程邏輯器件，能滿足用戶各種各樣的設(shè)計(jì)需要。 MaxPull II 的特點(diǎn) +PLUS II 的編譯核心支持 Altera 的 FLEX 10K、 FLEX 8K、 MAX9000、MAX7000、 FLASHlogic、 MAX5000、 Classic 系列可編程邏輯器件； +PLUS II 的設(shè)計(jì)輸入、處理與校驗(yàn)功能一起提供了全集成化的一套可編程邏輯開發(fā)工具，可加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期； +PLUS II 支持各種 HDL 設(shè)計(jì)輸入，包括 VHDL、 Verilog 和 Altera的 AHDL； +PLUS II 可與其他工業(yè)標(biāo)準(zhǔn)設(shè)計(jì)輸入、綜合與校驗(yàn)工具鏈接。設(shè)計(jì)者可使用 Altera 或標(biāo)準(zhǔn) CAE 設(shè)計(jì)輸入工具去建立邏輯設(shè)計(jì)，使用MAX+PLUS II 編譯器對 Altera 器件設(shè)計(jì)進(jìn)行編譯，并使用 Altera 或其它 CAE 校驗(yàn)工具進(jìn)行器件或板級仿真。 利用 MAX+PLUSII 軟件平臺進(jìn)行設(shè)統(tǒng)設(shè)計(jì)。交通燈是交管部門管 理城市交通的重要工具。 實(shí)現(xiàn)路口交通燈系統(tǒng)控制的方法很多，可以用標(biāo)準(zhǔn)邏輯器件、可編程序控制器 PLC、單片機(jī)等方案來實(shí)現(xiàn)。采用 EDA 技術(shù)。該燈控制邏輯可實(shí)現(xiàn) 3 種顏色燈的交替點(diǎn)亮、時(shí)間的倒計(jì)時(shí) 、轉(zhuǎn)向問題， 指揮車輛和 行人安全通行。兩個(gè)方向各種燈亮的時(shí)間應(yīng)該能夠非常方便地進(jìn)行設(shè)計(jì)和修改，此外假設(shè) A 方向是主干道 ,車流量大 ,因此 A 方向通行的時(shí)間應(yīng)比 B 方向長一些。 圖 21 交通路口指示燈示意圖 G2 Y2 R2 L2 A 方向 G1 Y1 R1 L1 B 方向 基于 EDA 技術(shù)的交通燈設(shè)計(jì) 12 交通燈控制器的狀態(tài) 轉(zhuǎn)換如表 1 所示。 A 方向和 B 方向的紅、黃、綠和左拐燈分別用 R1 、 Y G1 、 L1 和 R2 、 Y2 、G2 、 L2 來表示。并且每個(gè)方向紅燈亮的時(shí)間應(yīng)該與另一方向綠、拐、黃燈亮的時(shí)間相等。例如 A 方向的控制程序描述如 表 21 所示： 表 21 交通燈控制器狀態(tài)轉(zhuǎn)換 A 方向 B 方向 綠燈 G1 黃燈 Y1 左拐燈 L1 紅燈 R1 綠燈 G2 黃燈 Y2 左拐燈 L2 紅燈 R2 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 交通燈控制器的 VHDL設(shè)計(jì) 使用 MAX+PLUS II 進(jìn)行設(shè)計(jì)包括四個(gè)階段：設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)驗(yàn)證和器件編程。 在MAX+PLUSⅡ 環(huán)境下進(jìn)行編譯與仿真 ，直至各個(gè)模塊全部完成仿真，實(shí)現(xiàn)各自的功能。 用 VHDL 語言對各個(gè)模塊進(jìn)行編程，最后形成頂層文件，在 MAX+PLUSⅡ環(huán)境下進(jìn)行編譯與仿真，檢查所編程序是否運(yùn)行正確。需要說明的是，在進(jìn)行程序編譯時(shí)，要先從底層程序開始，所有底層程序都正確后，才能開始頂層程序的編譯。 [6] 分頻器模塊 原理及功能 分頻器通常用來對某個(gè)給定的頻率進(jìn)行分頻，以得到需要的頻率。分頻器可為后續(xù)模塊提供低頻的時(shí)鐘信號，分頻器采用上升沿計(jì)數(shù)來實(shí)現(xiàn)分頻。 本設(shè)計(jì)中用到的就 是簡單的分頻器，即計(jì)數(shù)器，計(jì)算器控制器，交通燈控制器提供時(shí)鐘信號，并且為閃爍模塊提供閃爍時(shí)鐘信號。 時(shí)序仿真 圖 22 分頻器模塊的時(shí)序仿真 波形 時(shí)序仿真說明： (1)． reset＝ 1，則 clk_t clk_t clk_s clk_s clk_f 清零。否則 clk_t1 加一， clk_s1 等于 0。否則 clk_t2 加一， clk_s2，clk_f 保持不變。 計(jì)數(shù)器模塊 原理及功能 計(jì)數(shù)器是 對一個(gè)輸入脈沖進(jìn)行計(jì)數(shù)，如果輸入脈沖的頻率一定，則記錄一定個(gè)數(shù)的脈沖，其所需的時(shí)間是一定的 。 正常情況時(shí)，計(jì)數(shù)器采集到交通燈控制器的信號 recount，輸出倒計(jì)時(shí)間；緊急情況時(shí)，計(jì)數(shù)器采集到禁止信號，時(shí)鐘停止計(jì)數(shù)，時(shí)間不再倒記時(shí)，只有采集到計(jì)數(shù)器控制器的下一個(gè)狀態(tài)的計(jì)數(shù)值，計(jì)數(shù)器才會(huì)進(jìn)行正常的減計(jì)數(shù)，并輸出給譯碼器，顯示在顯示屏上。當(dāng)計(jì)數(shù)器計(jì)數(shù)到零時(shí)，會(huì)反饋給交通燈控制器一個(gè)計(jì)數(shù)到零的信號 next_state，告訴交通燈控制器需要進(jìn)入下一個(gè)狀態(tài)。event and clk=39。 then ――時(shí)鐘信號 if hold=39。 then －－禁止信號 t1=t1。 elsif recount=39。 then ――采集到的交通燈控制信號，采集下 t1=din1。 t2=din2。 ――減計(jì)數(shù) t2=t21。 時(shí)序仿真 基于 EDA 技術(shù)的交通燈設(shè)計(jì) 15 圖 23 計(jì)數(shù)器模塊的時(shí)序仿真波形 時(shí)序仿真說明： 1． reset＝ 1，清零 t t next_s、 last_f。 3． reset＝ 0, clk 為上升沿觸發(fā)時(shí)，且 hold＝ 0，那么如果 recount＝ 1 時(shí)，則采集下一個(gè)計(jì)數(shù)數(shù)值。 5． 當(dāng) t1＝ 0 或 t2＝ 0 時(shí)，則 next_sa=39。否則 next_sa=39。 6． 當(dāng) t1＝ 3 或 t2＝ 3 時(shí)，則 last_f=39。否則 last_f=39。 計(jì)數(shù)器控制器模塊 原理及功能 計(jì)數(shù)器控制器通過給計(jì)數(shù)器賦值，控制計(jì)數(shù)器實(shí)現(xiàn)減計(jì)數(shù)，從而達(dá)到倒記時(shí)的目的，同時(shí)和計(jì)數(shù)器配合控制閃爍模塊。 計(jì)數(shù)器控制器模塊有三個(gè)輸入，端子 recount 是交通燈控制器控制計(jì)數(shù)器控制器是否進(jìn)行計(jì)數(shù)狀態(tài)轉(zhuǎn)換的信號， reset 是內(nèi)部復(fù)位信號，用來復(fù)位內(nèi)部信號。輸出端 Load 賦值給計(jì)數(shù)器計(jì)數(shù)值。 [7] 時(shí)序仿真 基于 EDA 技術(shù)的交通燈設(shè)計(jì) 16 圖 24 計(jì)數(shù)器控制器模塊時(shí)序仿真波形 時(shí)序仿真說明： 1． reset＝ 1，則 load load2 清零。 load2=conv_std_logic_vector(27,8)。 （ 2） 若 sign_s＝ 001110000001，則 load1=conv_std_logic_vector(23,8) load2=conv_std_logic_vector(23,8)。 （ 3） 若 sign_s＝ 001001110000 ，則 load1=conv_std_logic_vector(18,8)。flash_addr=00。 load2=conv_std_logic_vector(35,8)flash_addr=00。 a 狀態(tài)： A 方向的綠燈亮，左轉(zhuǎn)燈，紅燈，黃燈都滅， B 方向的紅燈亮，綠 燈， 黃燈，左轉(zhuǎn)燈都滅。直到計(jì)數(shù)器計(jì)數(shù)時(shí)間到，由 a 狀態(tài)轉(zhuǎn)到 b 狀態(tài)。此時(shí)，Ａ方向上的車輛要開始停止通行，行人可繼續(xù)穿行，Ｂ方向的車輛行人保持原狀態(tài)。 c 態(tài)：Ａ方向的左轉(zhuǎn)燈亮，綠燈，黃燈，紅燈滅，Ｂ方向的交通燈保持原狀基于 EDA 技術(shù)的交通燈設(shè)計(jì) 17 態(tài)。直到計(jì)數(shù)器計(jì)時(shí)時(shí)間到，由 c 狀態(tài)轉(zhuǎn)到 d狀態(tài)。此時(shí)，Ａ方向上的車輛和行人要開始停止通行，Ｂ方向的車輛行人保持原狀態(tài)。到此，Ｂ方向上的交通燈開始變化，依次重復(fù)Ａ方向上 a、 b、 c、 d 四個(gè)狀態(tài)的轉(zhuǎn)換。 交通燈主要控制程序?yàn)椋? when a= if a_m=39。 then ――交通燈處于自動(dòng)狀態(tài)時(shí) if next_state=39。 then ――采集到計(jì)數(shù)器計(jì)數(shù)到零時(shí)反饋信號 recount=39。 state=b。 else recount=39。 state=a。 elsif a_m=39。 then ――交通燈處于手動(dòng)狀態(tài)時(shí) if h