【正文】 .................................................................. 41 致 謝 .......................................................................................................................... 42 附 錄 ........................................................................................................................45 目錄 前言 第一章 前言 選題意義 隨著經(jīng)濟(jì)的增長(zhǎng)和人口的增加，人們生活方式不斷變化，人們對(duì)交通的需求不斷增加。通過(guò)對(duì)系統(tǒng)進(jìn)行結(jié)構(gòu)分析，采用自頂向下的層次化設(shè)計(jì)方法， 分別給出了用于控制交通燈明滅和倒計(jì)時(shí)功能的控制模塊 ，用于緊急情況的分頻模塊，以及控制各個(gè)方向數(shù)碼管的譯碼顯示模塊，最終形成用于自動(dòng)控制十字路口的交通燈和計(jì)時(shí)器的交通燈控制器。本設(shè)計(jì)就是針對(duì)交通信號(hào)燈控制器的設(shè)計(jì)問(wèn)題，提出了基于 VHDL 語(yǔ)言的交通信號(hào)燈系統(tǒng)的硬件實(shí)現(xiàn)方法。 本文介紹的是基于 EDA 技術(shù)設(shè)計(jì)交通燈系統(tǒng)的一種方案。隨著大規(guī)模集成電路及計(jì)算機(jī)技術(shù)的迅速發(fā)展，以及人工智能在控制技術(shù)方面的廣泛運(yùn)用，智能設(shè)備有了很大的發(fā)展，是現(xiàn)代科技發(fā) 展的主流方向。摘要 本 科 畢 業(yè) 設(shè) 計(jì) 論 文 題 目 基于 CPLD 的交通燈 控制器 設(shè)計(jì) 西安交通大學(xué)城市學(xué)院本科生畢業(yè)設(shè)計(jì) （論文） 摘 要 當(dāng)今時(shí)代是一個(gè)自動(dòng)化時(shí)代，交通燈控制等很多行業(yè)的設(shè)備都與計(jì)算機(jī)密切相關(guān)。因此，一個(gè)好的交通燈控制系統(tǒng)，將給道路擁擠、違章控制等方面給予技術(shù)革新。本文介紹了一個(gè)交通燈系統(tǒng)的設(shè)計(jì)。 EDA 技術(shù)的一個(gè)重要特征就是使用硬件描述語(yǔ)言 (HDL)來(lái)完成系統(tǒng)的設(shè)計(jì)文件，應(yīng)用 VHDL 的數(shù)字電路實(shí)驗(yàn)降低了數(shù)字系統(tǒng)的設(shè)計(jì)難度 ,這在電子設(shè)計(jì)領(lǐng)域已得到設(shè)計(jì)者的廣泛采用。 本設(shè)計(jì)利用 VHDL 語(yǔ)言來(lái)實(shí)現(xiàn)交通燈控制器。 從本文最后給出的仿真結(jié)果可知，該交通燈控制器實(shí)現(xiàn)了預(yù)期目標(biāo)。城市中交通擁擠、堵塞現(xiàn)象日趨嚴(yán)重，由此造成巨大的經(jīng)濟(jì)與時(shí)間損失。我國(guó)是一個(gè)歷史悠久、人口 眾多的國(guó)家，城市數(shù)量隨著社會(huì)的發(fā)展不斷增多。人、車(chē)、路三者關(guān)系的協(xié)調(diào)，已成為交通管理部門(mén)需要解決的重要問(wèn)題之一。十字路口車(chē)輛穿梭，行人熙攘，車(chē)行車(chē)道，人行人道，有條不紊，這一切要?dú)w功于城市交通控制系統(tǒng)中的交通燈控制系統(tǒng)。 在交叉路口如何解決混合交通流中的相互影響，就是解決 城市交通 問(wèn)題的關(guān)鍵所在！隨著我國(guó)經(jīng)濟(jì)的穩(wěn)步發(fā)展，人民生活水平的日漸提高，越來(lái)越多的汽車(chē)進(jìn)入尋常百姓的家庭，再加上政府大力地發(fā)展公交、出租車(chē)行業(yè)， 城市交通問(wèn)題日益嚴(yán)重。舊有的交通控制系統(tǒng)的弊病和人們?cè)絹?lái)越高的要求激化了矛盾，使原來(lái)不太突出的交通問(wèn)題被提上了日程。經(jīng)濟(jì)的發(fā)展和社會(huì)的進(jìn)步，使道路交通成為社會(huì)活動(dòng)的重要組成部分。 前言 交通燈發(fā)展史及國(guó)內(nèi)外研究現(xiàn)狀 交通燈通常指由紅、黃、綠三種顏色燈組成用來(lái)指揮交通的信號(hào)燈。 19 世紀(jì)初，在英國(guó)中 部的約克城，紅、綠裝分別代表女性的不同身份。后來(lái)，英國(guó)倫敦議會(huì)大廈前經(jīng)常發(fā)生馬車(chē)軋人的事故，于是人們受到紅綠裝啟發(fā)， 1868 年 12 月10 日，信號(hào)燈家族的第一個(gè)成員就在倫敦議會(huì)大廈的廣場(chǎng)上誕生了，由當(dāng)時(shí)英國(guó)機(jī)械師德 在燈的腳下，一名手 持長(zhǎng)桿的警察隨心所欲地牽動(dòng)皮帶轉(zhuǎn)換提燈的顏色。不幸的是只面世 23 天的煤氣燈突然爆炸自滅，使一位正在值勤的警察也因此斷送了性命。直到 1914 年，在美國(guó)的克利夫蘭市才率先恢復(fù)了紅綠燈，不過(guò)，這時(shí)已是 “電氣信號(hào)燈 ”。 1918 年第一盞電氣交通燈出現(xiàn)在紐約市五號(hào)街的一座高塔上，只有紅綠兩色 ， 它是圓形四面投影器，它的誕生 ， 使城市交通大為改善。一天，他站在繁華的十字路口等待綠燈信號(hào)，當(dāng)他看到紅燈而正要過(guò)去時(shí)，一輛轉(zhuǎn)彎的汽車(chē)呼地一聲擦身而過(guò)，嚇了他一身冷汗。他的建議立即得到有關(guān)方面的肯定。 如今的交通燈系統(tǒng)的控制方法有很多，國(guó)內(nèi)外常見(jiàn)的多為標(biāo)準(zhǔn)邏輯器件 、可編程序控制器 PLC、單片機(jī)、 CPLD 等方案。 交通系統(tǒng)未來(lái)的發(fā)展趨勢(shì)就是要提高通行能力，加強(qiáng)環(huán)境保護(hù)，開(kāi)展智能化運(yùn)輸和環(huán)保專(zhuān)項(xiàng)技術(shù)的研究，并且要做到以人為本，重點(diǎn)開(kāi)展交通安全技術(shù)的研究，在這個(gè)過(guò)程中要確定經(jīng)濟(jì)合理的目標(biāo)，促進(jìn)新材料的廣泛應(yīng)用和開(kāi)發(fā)。 隨著交通狀況的日益惡化，西方發(fā)達(dá)國(guó)家普遍開(kāi)展了關(guān)于智能交通系統(tǒng)共用信息平臺(tái)的研究、建設(shè)。然而，在提供良好的交通信息服務(wù)的背后，必定要有功能強(qiáng)大、信息資源豐富的 ITS 共用信息平臺(tái)作為支撐。 鑒于城市智能交通系統(tǒng)建設(shè)涉及到城市管理多個(gè)部門(mén)職能，因此，只有各相關(guān)部門(mén)協(xié)調(diào)配合、共同行動(dòng)起來(lái)，在必要的機(jī)制和技術(shù)手段下充分實(shí)現(xiàn)部門(mén)間的信息共享，城市智能交通才可能順利建設(shè)和發(fā)展。智能交通各界通過(guò)多年的研究和工程實(shí)踐，普遍認(rèn)為信息平臺(tái)的建設(shè)應(yīng)實(shí)現(xiàn)信息共享樞紐、綜合交通信息服務(wù)、交通輔助決策、重大事件管理等 功能目標(biāo)。要實(shí)現(xiàn)上述功能，還需面對(duì)諸多必須解決的問(wèn)題。 ITS 共用信息平臺(tái)的建設(shè)決不是一般的 IT 系統(tǒng)集成，為完整解決信息平臺(tái)數(shù)據(jù)采集、數(shù)據(jù)處理整合以及信息發(fā)布的問(wèn)題，必須同時(shí)考慮多方面技術(shù)的綜合 集成。 主要研究?jī)?nèi)容 課題采用文獻(xiàn)研究和實(shí)驗(yàn)方法進(jìn)行研究。所獲得的資料來(lái)源于省圖書(shū)館 、網(wǎng)上數(shù)據(jù)庫(kù)和社會(huì)、企業(yè)以及校園調(diào)研。該控制器能夠自動(dòng)控制十字路口交通燈狀態(tài)的改變和同一狀態(tài)保持的時(shí)間，從而保證車(chē)輛及行人的安全通過(guò)，并且對(duì)特殊狀況進(jìn)行適當(dāng)處理。 該控制系統(tǒng)主要包括控制模塊，分頻模塊和譯碼顯示模塊，會(huì)在下前言 面進(jìn)行詳細(xì)闡述。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路 。 CPLD 結(jié)構(gòu)及其發(fā)展 CPLD 主要是由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連矩陣 單元組成。由于 CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。其輸出 結(jié)構(gòu)是可編程的邏輯 宏單元 ，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由 軟件 完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過(guò)于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。目前應(yīng)用已深入網(wǎng)絡(luò)、 儀器儀表 、汽車(chē)電子、 數(shù)控機(jī)床 、 航天 測(cè)控設(shè)備等方面。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路 的場(chǎng)合均可應(yīng)用 CPLD 器件。 這里以搶答器為例講一下它的設(shè)計(jì)（裝修）流程，即芯片的設(shè)計(jì)流程。打開(kāi)集成開(kāi)發(fā)軟件（ Altera 公司 Max+pluxII）→ 畫(huà)原理圖，寫(xiě)硬件描述語(yǔ)言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入本文研究平臺(tái)簡(jiǎn)介 激勵(lì)信號(hào)，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確 → 進(jìn)行管腳輸出，輸出鎖定 →生成代碼 → 通過(guò)下載電纜將代碼傳送并存儲(chǔ)在 CPLD 芯片中。它是在 ALTERA公司的第二代 MAX結(jié)構(gòu)基礎(chǔ)上，采用先進(jìn)的氧化物半導(dǎo)體EEPROM技術(shù)制造的。可以快速而有效的重新編程，并保證可編程擦除 100次。 圖 21 是某頻率計(jì)用到 EPM7128SLC8415 時(shí)的連線圖。 圖 21EPM7128SLC8415 結(jié)構(gòu)圖 VHDL硬件編 輯語(yǔ)言 VHDL 語(yǔ)言是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL語(yǔ)言設(shè)計(jì)特點(diǎn) ⑴ 覆蓋面廣，描述能力強(qiáng)，用于復(fù)雜的，多層次的設(shè)計(jì)，支持設(shè)計(jì)庫(kù)和設(shè)計(jì)的重復(fù)使用。 ⑵ 具有良好的可讀性，既容易被計(jì)算機(jī)接受，也容易被讀者了解。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)， VHDL 為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供可有力的支持。因?yàn)?VHDL 的硬件描述與工藝無(wú)關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。 ⑹ 硬件獨(dú)立，一個(gè)設(shè)計(jì)可用于不同的硬件結(jié)構(gòu)，而且設(shè)計(jì)時(shí)不必了解過(guò)多的硬件細(xì)節(jié)。一般來(lái)講， VHDL 的設(shè)計(jì)流程主要包括一下幾個(gè)步驟： 1. 設(shè)計(jì)規(guī)范的定義 采用 VHDL 進(jìn)行設(shè)計(jì)描述之前，設(shè)計(jì)人員首先要對(duì)電子系統(tǒng)的設(shè)計(jì)目的和設(shè)計(jì)要求有一個(gè)明確，清晰的認(rèn)識(shí)，然后形成具體的設(shè)計(jì)規(guī)范定義，這一步驟對(duì)以后的設(shè)計(jì)來(lái)說(shuō)是非常重要的。 2. 采用 VHDL 進(jìn)行設(shè) 計(jì)描述 采用 VHDL 進(jìn)行設(shè)計(jì)描述主要包括設(shè)計(jì)規(guī)劃和程序編寫(xiě)的步驟。通常情況下，設(shè)計(jì)中采用的設(shè)計(jì)方式包括直接設(shè)計(jì)，自上而下的設(shè)計(jì)和自下而上的設(shè)計(jì)，一般采用自上而下的設(shè)計(jì)方法。 設(shè)計(jì)規(guī)劃完成后，設(shè)計(jì)人員就可以按照模塊劃分來(lái)編寫(xiě)各個(gè)模塊的 VHDL 程序，然后將各個(gè)模塊的 VHDL 程序組合在一起，從而完成整個(gè)設(shè)計(jì)的 VHDL 描述。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤，設(shè)計(jì)人員往往需要修改 VHDL 描述，然后再重新進(jìn)行綜合，優(yōu)化和裝配（或布局布線）等后續(xù)操作，如此反復(fù)，將會(huì)浪費(fèi)大量的時(shí)間。 ，優(yōu)化和裝配（或布局布線） 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級(jí)別抽象的一種方法，簡(jiǎn)單的說(shuō)，就是 將設(shè)計(jì)的描述轉(zhuǎn)化成底層電路表示。優(yōu)化是指將設(shè)計(jì)的時(shí)延縮到最小和有效利用資源。約束條件的設(shè)置主要包括時(shí)間約束和面積約束。如果時(shí)序不能滿足，那么需要回到前面的步驟重新進(jìn)行操作。 器件編程就是將設(shè)計(jì)描述經(jīng)過(guò)編譯，綜合 ，優(yōu)化和裝配后的結(jié)果，經(jīng)過(guò)一定的映射，轉(zhuǎn)化成器件編程所需要的數(shù)據(jù)文件格式，然后通過(guò)燒片器或下載電纜將數(shù)據(jù)文件下載到器件中的過(guò)程。行為描述在 EDA 工程中稱(chēng)為高層次描述或高級(jí)描述。常用順序語(yǔ)句描述有進(jìn)程，過(guò)程和函數(shù)。 設(shè)計(jì)者只需寫(xiě)出源程序，而挑選電路方案的工作有 EDA 軟件自動(dòng)完成，最西安交通大學(xué)城市學(xué)院本科生畢業(yè)設(shè)計(jì) （論文） 終的電路優(yōu)化程度往往取決于綜合軟件的技術(shù)水平和器件支持能力。 如果設(shè)計(jì)結(jié)果不能滿足資源占有率的要求，則應(yīng)改變描述方式。RTL 描述是以規(guī)定設(shè)計(jì)中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。它反映了從輸入數(shù)據(jù)到輸出數(shù)據(jù)之間所發(fā)生的邏輯變換，或者說(shuō)描述了數(shù)據(jù)流程的運(yùn)動(dòng)路徑，運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。 3. 結(jié)構(gòu)化描述 結(jié)構(gòu)體的結(jié)構(gòu)化描述給出了實(shí)體內(nèi)部結(jié)構(gòu)，它所包含的模塊和元件及其互聯(lián)關(guān)系，與實(shí)體外部引線的對(duì)應(yīng)關(guān)系。 原件的定義或使用聲明及元件例化是用 VHDL 實(shí)現(xiàn)層次化，模塊化設(shè)計(jì)的手段。在綜合時(shí)， VHDL 綜合器會(huì)根據(jù)相應(yīng)的元件聲明，搜索與元件同名的實(shí)體，將此實(shí)體合并到生成的門(mén)級(jí)網(wǎng)表中。 VHDL 的英文全稱(chēng)是VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language。 其次，這次設(shè)計(jì)選用 VHDL 硬件描述語(yǔ)言的優(yōu)勢(shì)就在于傳統(tǒng)的用原理圖設(shè)計(jì)電路的方法具有直觀形象的優(yōu)點(diǎn)，但如果所設(shè)計(jì)系統(tǒng)的規(guī)模比較大，或者設(shè)計(jì)軟件不能提供設(shè)計(jì)者所需的庫(kù)單元時(shí)，這種方法就顯得很受限制了。利用硬件描述語(yǔ)言來(lái)設(shè)計(jì)電路，使探測(cè)各種設(shè)計(jì)方案變成一件很容易的事，因?yàn)橹恍枰獙?duì)描述語(yǔ)言進(jìn)行修改，這比更改電本文研究平臺(tái)簡(jiǎn)介 路原理圖要容易實(shí)現(xiàn)得多。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)： ⑴ VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu) , 只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。此外 ,VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語(yǔ)言所不能比擬的。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大 的自由度。 ⑷ VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采用 VHDL 語(yǔ)言描述硬件電路時(shí) , 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。在設(shè)計(jì)過(guò)程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。 Quartus Ⅱ 簡(jiǎn)介 Quartus174。 QuartusII design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計(jì)流程。 Quartus II 設(shè)計(jì) 軟件 改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供 FPGA 與 maskprogrammed devices 開(kāi)發(fā)的統(tǒng)一工作流程 。當(dāng)前官方提供下載的最新版本是 。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證 和原型設(shè)計(jì) ，