【正文】 展關(guān)于交通綜合信息的研究和應(yīng)用。一方面，西方發(fā)達(dá)國家開展了許多關(guān)于部門間信息共享、以及公有－私有關(guān)系的專項(xiàng)研究，從法規(guī)、政策、機(jī)制等方面對部門間信息共享給予了一定的保障；另一方面，西方發(fā)達(dá)國家的 ITS 建設(shè)已經(jīng)發(fā)展到一定程度，普遍開展了較高層次的交通信息服務(wù)。 基于 CPLD 所設(shè)計(jì)的系統(tǒng)具有速度更快 、體積更小、功耗更小等特點(diǎn)，改變了傳統(tǒng)交通燈不穩(wěn)定和不利于擴(kuò)展的缺點(diǎn)，得到了廣泛應(yīng)用?；氐剿奚幔磸?fù)琢磨，終于想到在紅、綠燈中間再加上一個黃色信號燈，提醒人們注意危險(xiǎn)。稍后又在紐約和芝加哥等城市，相繼重新出現(xiàn)了交通信號燈。后來在信號燈的中心裝上煤氣燈罩，它的前面有兩塊紅、綠玻璃交替遮擋。其中，著紅裝的女人表示我已結(jié)婚，而著綠裝的女人則是未婚者。對交通的管控能力，也就從側(cè)面體現(xiàn)了這個國家對整個社會的管理控制能力，因此我們國家越來越重視運(yùn)用各種高科技手段來加強(qiáng)對交通的管控能力，這不僅是衡量城市交通管理水平的標(biāo)志，更是城市交通發(fā)展的重要目標(biāo)。 要解決這些問題不僅要求道路越來越寬闊，而且更需要有新的交通管理模式出臺。城市交通控制系統(tǒng)是用于城市交通數(shù)據(jù)監(jiān)測、交通信號燈控制與交通疏導(dǎo)的計(jì)算機(jī)綜合管理系統(tǒng)，它是現(xiàn)代城市交通監(jiān)控指揮系統(tǒng)中最重要的組成部分。 資料顯示，對日本東京 268 個主要交叉路口的調(diào)查估計(jì)表明：每年在交叉路口的時間延誤，折成經(jīng)濟(jì)報(bào)失為 20 億美元；而在我國北京市，當(dāng)早晚交通高峰時，交叉路口處的排隊(duì)長度竟達(dá) 1000 多米，有的阻車車隊(duì)從一個交叉路口延伸到另一個交叉路口，這時一輛車為通過一交叉路口，往往需要半個小時以上，時間損失相當(dāng)可觀。通過對系統(tǒng)進(jìn)行結(jié)構(gòu)分析，采用自頂向下的層次化設(shè)計(jì)方法， 分別給出了用于控制交通燈明滅和倒計(jì)時功能的控制模塊 ，用于緊急情況的分頻模塊，以及控制各個方向數(shù)碼管的譯碼顯示模塊，最終形成用于自動控制十字路口的交通燈和計(jì)時器的交通燈控制器。 本文介紹的是基于 EDA 技術(shù)設(shè)計(jì)交通燈系統(tǒng)的一種方案。摘要 本 科 畢 業(yè) 設(shè) 計(jì) 論 文 題 目 基于 CPLD 的交通燈 控制器 設(shè)計(jì) 西安交通大學(xué)城市學(xué)院本科生畢業(yè)設(shè)計(jì) （論文） 摘 要 當(dāng)今時代是一個自動化時代，交通燈控制等很多行業(yè)的設(shè)備都與計(jì)算機(jī)密切相關(guān)。本文介紹了一個交通燈系統(tǒng)的設(shè)計(jì)。 本設(shè)計(jì)利用 VHDL 語言來實(shí)現(xiàn)交通燈控制器。城市中交通擁擠、堵塞現(xiàn)象日趨嚴(yán)重，由此造成巨大的經(jīng)濟(jì)與時間損失。人、車、路三者關(guān)系的協(xié)調(diào)，已成為交通管理部門需要解決的重要問題之一。 在交叉路口如何解決混合交通流中的相互影響，就是解決 城市交通 問題的關(guān)鍵所在！隨著我國經(jīng)濟(jì)的穩(wěn)步發(fā)展，人民生活水平的日漸提高，越來越多的汽車進(jìn)入尋常百姓的家庭，再加上政府大力地發(fā)展公交、出租車行業(yè)， 城市交通問題日益嚴(yán)重。經(jīng)濟(jì)的發(fā)展和社會的進(jìn)步，使道路交通成為社會活動的重要組成部分。 19 世紀(jì)初，在英國中 部的約克城，紅、綠裝分別代表女性的不同身份。在燈的腳下，一名手 持長桿的警察隨心所欲地牽動皮帶轉(zhuǎn)換提燈的顏色。直到 1914 年，在美國的克利夫蘭市才率先恢復(fù)了紅綠燈，不過，這時已是 “電氣信號燈 ”。一天，他站在繁華的十字路口等待綠燈信號，當(dāng)他看到紅燈而正要過去時，一輛轉(zhuǎn)彎的汽車呼地一聲擦身而過，嚇了他一身冷汗。 如今的交通燈系統(tǒng)的控制方法有很多，國內(nèi)外常見的多為標(biāo)準(zhǔn)邏輯器件 、可編程序控制器 PLC、單片機(jī)、 CPLD 等方案。 隨著交通狀況的日益惡化，西方發(fā)達(dá)國家普遍開展了關(guān)于智能交通系統(tǒng)共用信息平臺的研究、建設(shè)。 鑒于城市智能交通系統(tǒng)建設(shè)涉及到城市管理多個部門職能，因此，只有各相關(guān)部門協(xié)調(diào)配合、共同行動起來，在必要的機(jī)制和技術(shù)手段下充分實(shí)現(xiàn)部門間的信息共享，城市智能交通才可能順利建設(shè)和發(fā)展。要實(shí)現(xiàn)上述功能，還需面對諸多必須解決的問題。 主要研究內(nèi)容 課題采用文獻(xiàn)研究和實(shí)驗(yàn)方法進(jìn)行研究。該控制器能夠自動控制十字路口交通燈狀態(tài)的改變和同一狀態(tài)保持的時間，從而保證車輛及行人的安全通過，并且對特殊狀況進(jìn)行適當(dāng)處理。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路 。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)。目前應(yīng)用已深入網(wǎng)絡(luò)、 儀器儀表 、汽車電子、 數(shù)控機(jī)床 、 航天 測控設(shè)備等方面。 這里以搶答器為例講一下它的設(shè)計(jì)（裝修）流程，即芯片的設(shè)計(jì)流程。它是在 ALTERA公司的第二代 MAX結(jié)構(gòu)基礎(chǔ)上，采用先進(jìn)的氧化物半導(dǎo)體EEPROM技術(shù)制造的。 圖 21 是某頻率計(jì)用到 EPM7128SLC8415 時的連線圖。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 ⑵ 具有良好的可讀性，既容易被計(jì)算機(jī)接受，也容易被讀者了解。因?yàn)?VHDL 的硬件描述與工藝無關(guān)，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。一般來講， VHDL 的設(shè)計(jì)流程主要包括一下幾個步驟： 1. 設(shè)計(jì)規(guī)范的定義 采用 VHDL 進(jìn)行設(shè)計(jì)描述之前，設(shè)計(jì)人員首先要對電子系統(tǒng)的設(shè)計(jì)目的和設(shè)計(jì)要求有一個明確，清晰的認(rèn)識，然后形成具體的設(shè)計(jì)規(guī)范定義，這一步驟對以后的設(shè)計(jì)來說是非常重要的。通常情況下，設(shè)計(jì)中采用的設(shè)計(jì)方式包括直接設(shè)計(jì)，自上而下的設(shè)計(jì)和自下而上的設(shè)計(jì)，一般采用自上而下的設(shè)計(jì)方法。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計(jì)錯誤，設(shè)計(jì)人員往往需要修改 VHDL 描述，然后再重新進(jìn)行綜合，優(yōu)化和裝配（或布局布線）等后續(xù)操作，如此反復(fù)，將會浪費(fèi)大量的時間。優(yōu)化是指將設(shè)計(jì)的時延縮到最小和有效利用資源。如果時序不能滿足，那么需要回到前面的步驟重新進(jìn)行操作。行為描述在 EDA 工程中稱為高層次描述或高級描述。 設(shè)計(jì)者只需寫出源程序，而挑選電路方案的工作有 EDA 軟件自動完成，最西安交通大學(xué)城市學(xué)院本科生畢業(yè)設(shè)計(jì) （論文） 終的電路優(yōu)化程度往往取決于綜合軟件的技術(shù)水平和器件支持能力。RTL 描述是以規(guī)定設(shè)計(jì)中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。 3. 結(jié)構(gòu)化描述 結(jié)構(gòu)體的結(jié)構(gòu)化描述給出了實(shí)體內(nèi)部結(jié)構(gòu)，它所包含的模塊和元件及其互聯(lián)關(guān)系，與實(shí)體外部引線的對應(yīng)關(guān)系。在綜合時， VHDL 綜合器會根據(jù)相應(yīng)的元件聲明，搜索與元件同名的實(shí)體，將此實(shí)體合并到生成的門級網(wǎng)表中。 其次，這次設(shè)計(jì)選用 VHDL 硬件描述語言的優(yōu)勢就在于傳統(tǒng)的用原理圖設(shè)計(jì)電路的方法具有直觀形象的優(yōu)點(diǎn)，但如果所設(shè)計(jì)系統(tǒng)的規(guī)模比較大，或者設(shè)計(jì)軟件不能提供設(shè)計(jì)者所需的庫單元時，這種方法就顯得很受限制了。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： ⑴ VHDL 語言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大 的自由度。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 Quartus Ⅱ 簡介 Quartus174。 Quartus II 設(shè)計(jì) 軟件 改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供 FPGA 與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程 。工程師使用同樣的低價(jià)位工具對 Stratix FPGA 進(jìn)行功能驗(yàn)證 和原型設(shè)計(jì) ，又可以設(shè)計(jì) HardCopy Stratix 器件用于批量成品。 Quartus平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應(yīng)商的開發(fā)工具相兼容。交通燈控制器就是用于自動控制十字路口的交通燈和計(jì)時器，指揮各種車輛和行人安全通行。計(jì)時器由初始狀態(tài)計(jì)數(shù)，對應(yīng)的指示燈亮。 交通燈系統(tǒng)的設(shè)計(jì) 分 頻 電 路 模 塊譯 碼 顯 示 模 塊控 制 模 塊輸 入 信 號C L K I N主 ， 支 干 道 燈 輸 出 圖 31 交通燈信號系統(tǒng)結(jié)構(gòu)圖 由交通信號系統(tǒng)結(jié)構(gòu)圖可知，該系統(tǒng)由三個模塊組成。特殊功能信號包括輸入信號 jin1 和 jin2。 控制模塊 A 圖 36 控制模塊 A VHDL 源程序如下： library ieee。 //定義輸入信號 clk 提供 1Hz的基準(zhǔn)信號； jin 為特殊功能信號，當(dāng)為高電平時，各路口均顯示紅燈狀態(tài)且計(jì)時器停止計(jì)算，系統(tǒng)進(jìn)入特殊狀態(tài)模式 。 //實(shí)體說明； 交通燈系統(tǒng)的設(shè)計(jì) architecture controla_arc of controla is //開始結(jié)構(gòu)體說明 。 //定義 std_logic 數(shù)據(jù)類型的變量 v,b，分別定義為倒計(jì)時開始 /結(jié)束，整個交通系統(tǒng)的特殊 /非特殊狀態(tài) 。 begin //開始描述 結(jié)構(gòu)體； if jin=39。 ga=39。 gb=39。 state:=red； //jin 為高電平時，所有紅燈點(diǎn)亮，其它燈處于熄滅狀態(tài)； end if。139。 then if clear=39。 tl:=0100。039。1’。039。039。 end if。039。 when yellowa=if v=39。 v:=39。 gb=39。 ga=39。 else th:=0000。 state:=greenb。039。139。039。039。 //tl 減 1； end if。039。 when yellowb=if v=39。 v:=39。 gb=39。 ga=39。 else tl:=tl1。 v:=39。 end if。 tl:=1001。139。039。 th:=th1。 tl:=0000。 //計(jì)時器開始計(jì)時，此時十位為 5，個位為 9，即 59S，直到本次計(jì)時結(jié)束，只有道路東口的紅燈點(diǎn)亮，其余保持熄滅狀態(tài)；期間當(dāng)計(jì)時器的十位不為 0 和個位不為 1 時，若個位 循環(huán)到 0 時，則個位自動變?yōu)?9，十位自減 1，繼續(xù)循環(huán)，否則個位一直自減 1；當(dāng)此次計(jì)時結(jié)束，即十位和各位均顯示 0 時，下次計(jì)時開始，由東向西的綠燈開始點(diǎn)亮； end if。 end if。 timl。 end controla_arc。 圖 38 分頻模塊 VHDL 程序如下： library ieee。 end fenpin。 begin if clkin39。 v:=not v。 clkout=v。 譯碼顯示模塊 A 西安交通大學(xué)城市學(xué)院本科生畢業(yè)設(shè)計(jì) （論文） 圖 39 譯碼顯示模塊 A 其 VHDL 源程序如下： library ieee。 end convert_display。 when 0010=tmp:=1011011。 when 0110=tmp:=1111100。 //除以上 10 種狀態(tài)以外的其它狀態(tài)均為無效狀態(tài)； end case。 cb3=tmp(3)。 交通燈系統(tǒng)的設(shè)計(jì) //經(jīng)過 δ 延時后， cb0 等于 tmp 的第一位， cb1 等于 tmp 的第二位， cb2 等于tmp 的第三位， cb3 等于 tmp 的第四位， cb4 等于 tmp 的第五位， cb5 等于 tmp的第六位 ,cb6 等于 tmp 的第七位； end process