【正文】 的紅燈點交通燈系統(tǒng)的設計 亮； end if。 r=39。 else if not(th=0000 and tl=0001) then if tl=0000 then tl:=1001。 state:=greena。 //經過 δ 延時后， timh=th,timl=tl； a=timh amp。 輸入信號為 CLKIN,輸出信號為 CLKOU。 //定義一個 std_logic 變量 v,當為高電平時 v=1，低電平時 v=0,v 隨 clkin 輸入后的信號變化而變化，最終等于輸出信號 clkout。 end if。 //輸入信號 a 為 4 位的 std_logic_vector 數(shù)據(jù)類型； cb0,cb1,cb2,cb3,cb4,cb5,cb6:out std_logic)。 when 0101=tmp:=1101101。 cb2=tmp(2)。 原理構成框圖 圖 311 原理構成框圖 交通燈控制器采用模塊化設計，包括控制模塊、分頻模塊、譯碼顯示模塊等。 cb4=tmp(4)。 when 0111=tmp:=0000111。 architecture convert_display_arc of convert_display is //開始結構體說明； begin process(a) //當輸入 a 發(fā)生變化時，程序開始執(zhí)行； variable tmp:std_logic_vector(6 downto 0)。 //當 i 不等于 2499 時，在 clkin 處于上升沿時， i 自加 1， v不取反；經過 δ延時后 ,clkout=v； end process。event and clkin=39。 use 。 //經過 δ 延時后， a=timh amp。 end if。 else tl:=tl1。 ga=39。 when red=if v=39。 //tl減 1 end if。039。039。 else 西安交通大學城市學院本科生畢業(yè)設計 （論文） th:=0000。 ga=39。 then //由東轉南綠燈的描述； th:=0010。 tl:=0000。039。039。 else th:=0000。 gb=39。 then //由東向西綠燈的描述； th:=0010。039。 if jin=39。039。 variable th,tl:std_logic_vector(3 downto 0)。clear為清零信號，當為高電平時，實現(xiàn)總體清零功能； r,ga,gb,y:out std_logic。當兩者皆為高電平時，各路口均顯示紅燈狀態(tài)并且倒計時計數(shù)器停止計算。 ⑷ 能實現(xiàn)特殊狀態(tài)的功能顯示：顯示倒計時的 2 組數(shù)碼管閃爍；計數(shù)器停止計數(shù)并保持在原有狀態(tài)；東西、南北路口均顯示紅燈狀態(tài)；特殊狀態(tài)解除后能繼續(xù)正常運行。改進 了軟件 的 LogicLock 模塊設計功能 ，增添 了FastFit 編譯選項，推進了網絡編輯性能，而且提升了調試能力。 Altera Quartus II 作為 一種可編程邏輯 的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越 受到數(shù)字系統(tǒng)設計 者的歡迎。 ⑸ VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。 ⑵ VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，也可以采用三者的混合描述方式。而且用原理圖表示的設計，通用性、可移植性也比較弱，所以在現(xiàn)代的設計中，越來越多地采用了基于硬件描述語言的設計方式。結構化描述是使用元件例化語句或生成語句，完成元件互連的描述。當電路的規(guī)模較大或需要描述復雜邏輯關系時，應首先考慮用行為描述方式設計電路。通常，裝配后的仿真稱作后仿真。因此，設計人員常常在完成編碼后采用仿真器對 VHDL設計描述進行仿真（有時稱作前仿真），這樣可以提早發(fā)現(xiàn)設計錯誤，節(jié)省時間，縮短開發(fā)周期。設計規(guī)范的定義相當于系統(tǒng)設計的總體方案。 ⑶ 支持大規(guī)模設計的分解和已有設計的再利用?？梢钥吹皆?CPLD的 84 個管腳，大部分都是 I/O 口，接線時只需要注意電源、接地、時鐘等特殊管腳即可，其他的輸入輸出信號可以接入任意 I/O 口。 CPLD的工作大部分是在電腦上完成的。 20 世紀 70 年代，最早的 可編程邏輯器件 PLD 誕生了?？刂破髦饕捎?EDA 技術，通過 VHDL 硬件電路描述語言實現(xiàn)設計功能， 并 使用 Quartus II 對設計程序進行編譯和仿真。多學科綜合集成 ITS 共用信息平臺。一方面，西方發(fā)達國家開展了許多關于部門間信息共享、以及公有－私有關系的專項研究，從法規(guī)、政策、機制等方面對部門間信息共享給予了一定的保障；另一方面，西方發(fā)達國家的 ITS 建設已經發(fā)展到一定程度，普遍開展了較高層次的交通信息服務。回到宿舍，他反復琢磨，終于想到在紅、綠燈中間再加上一個黃色信號燈，提醒人們注意危險。后來在信號燈的中心裝上煤氣燈罩，它的前面有兩塊紅、綠玻璃交替遮擋。對交通的管控能力，也就從側面體現(xiàn)了這個國家對整個社會的管理控制能力，因此我們國家越來越重視運用各種高科技手段來加強對交通的管控能力，這不僅是衡量城市交通管理水平的標志，更是城市交通發(fā)展的重要目標。城市交通控制系統(tǒng)是用于城市交通數(shù)據(jù)監(jiān)測、交通信號燈控制與交通疏導的計算機綜合管理系統(tǒng)，它是現(xiàn)代城市交通監(jiān)控指揮系統(tǒng)中最重要的組成部分。通過對系統(tǒng)進行結構分析，采用自頂向下的層次化設計方法， 分別給出了用于控制交通燈明滅和倒計時功能的控制模塊 ，用于緊急情況的分頻模塊，以及控制各個方向數(shù)碼管的譯碼顯示模塊，最終形成用于自動控制十字路口的交通燈和計時器的交通燈控制器。摘要 本 科 畢 業(yè) 設 計 論 文 題 目 基于 CPLD 的交通燈 控制器 設計 西安交通大學城市學院本科生畢業(yè)設計 （論文） 摘 要 當今時代是一個自動化時代，交通燈控制等很多行業(yè)的設備都與計算機密切相關。 本設計利用 VHDL 語言來實現(xiàn)交通燈控制器。人、車、路三者關系的協(xié)調，已成為交通管理部門需要解決的重要問題之一。經濟的發(fā)展和社會的進步，使道路交通成為社會活動的重要組成部分。在燈的腳下，一名手 持長桿的警察隨心所欲地牽動皮帶轉換提燈的顏色。一天，他站在繁華的十字路口等待綠燈信號，當他看到紅燈而正要過去時，一輛轉彎的汽車呼地一聲擦身而過，嚇了他一身冷汗。 隨著交通狀況的日益惡化，西方發(fā)達國家普遍開展了關于智能交通系統(tǒng)共用信息平臺的研究、建設。要實現(xiàn)上述功能，還需面對諸多必須解決的問題。該控制器能夠自動控制十字路口交通燈狀態(tài)的改變和同一狀態(tài)保持的時間，從而保證車輛及行人的安全通過，并且對特殊狀況進行適當處理。由于 CPLD 內部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。 這里以搶答器為例講一下它的設計（裝修）流程，即芯片的設計流程。 圖 21 是某頻率計用到 EPM7128SLC8415 時的連線圖。 ⑵ 具有良好的可讀性，既容易被計算機接受，也容易被讀者了解。一般來講， VHDL 的設計流程主要包括一下幾個步驟： 1. 設計規(guī)范的定義 采用 VHDL 進行設計描述之前，設計人員首先要對電子系統(tǒng)的設計目的和設計要求有一個明確，清晰的認識，然后形成具體的設計規(guī)范定義，這一步驟對以后的設計來說是非常重要的。一旦在后續(xù)工作中發(fā)現(xiàn)設計錯誤，設計人員往往需要修改 VHDL 描述，然后再重新進行綜合，優(yōu)化和裝配（或布局布線）等后續(xù)操作，如此反復，將會浪費大量的時間。如果時序不能滿足，那么需要回到前面的步驟重新進行操作。 設計者只需寫出源程序，而挑選電路方案的工作有 EDA 軟件自動完成，最西安交通大學城市學院本科生畢業(yè)設計 （論文） 終的電路優(yōu)化程度往往取決于綜合軟件的技術水平和器件支持能力。 3. 結構化描述 結構體的結構化描述給出了實體內部結構，它所包含的模塊和元件及其互聯(lián)關系，與實體外部引線的對應關系。 其次，這次設計選用 VHDL 硬件描述語言的優(yōu)勢就在于傳統(tǒng)的用原理圖設計電路的方法具有直觀形象的優(yōu)點，但如果所設計系統(tǒng)的規(guī)模比較大，或者設計軟件不能提供設計者所需的庫單元時，這種方法就顯得很受限制了。 既支持模塊化設計方法 , 也支持層次化設計方法。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。 Quartus II 設計 軟件 改進了性能、提升了功能性、解決了潛在的設計延遲等，在工業(yè)領域率先提供 FPGA 與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程 。 Quartus平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應商的開發(fā)工具相兼容。計時器由初始狀態(tài)計數(shù)，對應的指示燈亮。特殊功能信號包括輸入信號 jin1 和 jin2。 //定義輸入信號 clk 提供 1Hz的基準信號； jin 為特殊功能信號，當為高電平時，各路口均顯示紅燈狀態(tài)且計時器停止計算，系統(tǒng)進入特殊狀態(tài)模式 。 //定義 std_logic 數(shù)據(jù)類型的變量 v,b，分別定義為倒計時開始 /結束，整個交通系統(tǒng)的特殊 /非特殊狀態(tài) 。 ga=39。 state:=red； //jin 為高電平時，所有紅燈點亮，其它燈處于熄滅狀態(tài)； end if。 then if clear=39。039。039。 end if。 when yellowa=if v=39。 gb=39。 else th:=0000。039。039。 //tl 減 1； end if。 when yellowb=if v=39。 gb=39。 else tl:=tl1。 end if。139。 th:=th1。 //計時器開始計時，此時十位為 5，個位為 9，即 59S，直到本次計時結束，只有道路東口的紅燈點亮，其余保持熄滅狀態(tài)；期間當計時器的十位不為 0 和個位不為 1 時，若個位 循環(huán)到 0 時，則個位自動變?yōu)?9，十位自減 1，繼續(xù)循環(huán)，否則個位一直自減 1；當此次計時結束，即十位和各位均顯示 0 時，下次計時開始，由東向西的綠燈開始點亮； end if。 timl。 圖 38 分頻模塊 VHDL 程序如下： library ieee。 begin if clkin39。 clkout=v。 end convert_display。 when 0110=tmp:=1111100。 cb3=tmp(3)