【文章內(nèi)容簡介】 器如下圖 43 第 7 頁 (共 23 頁 ) 圖 43 四位串行輸入并行輸出寄存器 圖 44 四 為串行輸入并行輸出寄存器 上圖為 四 為串行輸入并行輸出寄存器，它由 4 個(gè) D 觸發(fā)組成，當(dāng) reset為高電平時(shí)，每給一脈沖輸入數(shù)據(jù)將向右移一位二值代碼，它能同時(shí)復(fù)位 控制模塊 （ 1） 功能介紹 開鎖時(shí)輸入密碼后 ,撥動 RT鍵使其為高電平，而 CHANGE 為低電平檢測，密碼正確時(shí)開鎖，輸出 LOCKOPEN 燈滅， LOCKCLOSE 燈亮，表示開鎖成功 。當(dāng)密碼輸入錯(cuò)誤時(shí)， LOCKOPEN 燈亮， LOCKCLOSE 燈滅，表示開鎖失敗。當(dāng)改變密碼時(shí)，按下 CHANGE 鍵使其為高電平，而 RT為低電平時(shí)，可改變密碼。按下 REST 可清除前面的輸入值，清除為 “888” 。 （ 2） 控制模塊與仿真圖形 輸入譯碼器圖 45，如下圖 第 8 頁 (共 23 頁 ) 圖 45 輸入譯碼器 下圖為譯碼器將 4 位二值代碼轉(zhuǎn)化成 BCD 碼從 “0000” ～ “1001” 表示0～ 9。 圖 46 譯碼器 總功能控制模塊圖 47，如下圖 圖 47 總功能控制模塊 當(dāng) CHANGE為高電平且 rt為低電平時(shí)開始輸入密 碼這時(shí) lockopen為高電平，而 lockclose 為低電平，當(dāng) rt 為高電平， change 為低電平時(shí)開始檢 第 9 頁 (共 23 頁 ) 測密碼，如上圖開始密碼為 “108” 當(dāng)再次出現(xiàn) “108” 時(shí) lockopen 為高電平，而 lockclose 為低電平，當(dāng)密碼錯(cuò)誤時(shí) lockopen 為低電平，而 lockclose為高電平。 圖 48 4選 1選擇器與掃描器 4 選 1 選擇器與掃描器圖 48，如下圖 圖 49 多路選擇器 如上圖多路選擇器可以從多組數(shù)據(jù)來源中選取一組送入目的地，在本設(shè)計(jì)中利用多路選擇器做掃描電路來分別驅(qū)動輸出裝置，可以將低成本 消耗，如上圖當(dāng)輸入 “819” 時(shí)，在時(shí)鐘地控制下 qout 將輸出 “819” ，而與之對應(yīng)的 sel 掃描對應(yīng)的數(shù)碼管。 第 10 頁 (共 23 頁 ) 圖 410 多路選擇器 波形仿真 顯示模塊 （ 1） 功能介紹 將密碼用 BCD七段數(shù)碼管顯示 顯示模塊與仿真波形 圖 411，如下圖 圖 411 顯示模塊 第 11 頁 (共 23 頁 ) 下圖將 BCD 碼轉(zhuǎn)化到七段譯碼電路上 圖 412 仿真波形 五、 電子密碼鎖的 程序 設(shè)計(jì) Quartus II 軟件介紹 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的 復(fù)雜性、加快了設(shè)計(jì)速度。對第三方 EDA 工具的良好支持也使用戶可以 artus II 通過和 DSP Builder工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP應(yīng)用系統(tǒng)；支持Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集面及簡便的使用方法系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得 第 12 頁 (共 23 頁 ) 到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 此外， Qu Maxplus II 友好的圖形界。 VHDL 語言的特征 VHDL 語言目前主要是對數(shù)字電路設(shè)計(jì)的描述，對模擬電路的設(shè)計(jì)尚不能很好地表達(dá)。 VHDL 語言在編程時(shí)要更加規(guī)范，程序結(jié)構(gòu)要適合整個(gè)系統(tǒng) 的硬件結(jié)構(gòu)，要符合各模塊的信號時(shí)序關(guān)系，以及數(shù)據(jù)流的走向。 VHDL 語言的設(shè)計(jì)格式更是面向具體的硬件對象的語言，因此任何獨(dú)立于硬件實(shí)體的程序設(shè)計(jì)是沒有意義的。現(xiàn)在 EDA 設(shè)計(jì)代替了傳統(tǒng)的手工設(shè)計(jì)，都是以 FPGA、 CPLD、EPLD 等可編程器件作為系統(tǒng)中硬件的載體，大部分是以 VHDL 作為設(shè)計(jì)語言，并針對所使用的 芯片 來選擇不同公司的軟件在計(jì)算機(jī)上進(jìn)行設(shè)計(jì)、綜合。這種用程序設(shè)計(jì)完成的硬件結(jié)構(gòu)可裝載到對應(yīng)的可編程器件中，進(jìn)行仿真、模擬、驗(yàn)證。 VHDL 的語言特點(diǎn)主要有： （ 1）更加類似軟件上的高級語言，具備更強(qiáng)的模塊化能力并擁有良好的可讀性以及程序的移植性； （ 2）淡化狀態(tài)機(jī)，與或表達(dá)式等早一代硬件描述語言中的元素，用更類似于高級語言的表達(dá)式取代； （ 3）擁有高效率的生成代碼，能夠節(jié)省大量的資源。 VHDL 語言的 優(yōu)點(diǎn) 嚴(yán)格地講， VHDL 是一種用來描述數(shù)字邏輯系統(tǒng)的 “ 編程語言 ” 。它通過對硬件行為的直接描述來實(shí)現(xiàn)對硬件的物理實(shí)現(xiàn)，代表了當(dāng)今硬件設(shè)計(jì)的發(fā)展方向。 VHDL 是為 了滿足邏輯設(shè)計(jì)過程中的各種需求而設(shè)計(jì)的。 第一，它是可以用來描述邏輯設(shè)計(jì)的結(jié)構(gòu)，比如邏輯設(shè)計(jì)中有多少個(gè)子邏輯，而這些子邏輯又是如何連接的。除此之外， VHDL 并不十分關(guān)心一個(gè)具體邏輯依靠何種方式實(shí)現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實(shí)現(xiàn)的功能上。 第二， VHDL 采用類似高級語言的語句格式完成對硬件行為的描述，具備更強(qiáng)的模塊化能力，并擁有良好的可讀性以及程序的移植性。 第三， VHDL 給出邏輯的模擬與調(diào)試為設(shè)計(jì)工作提供了最大的空間。 鑒于 VHDL 具有以上諸多優(yōu)點(diǎn)，只要開發(fā)者具備一定的高級語言程序設(shè)計(jì)基礎(chǔ)，擁有 Pascal、 C等計(jì)算機(jī)高級語言的基礎(chǔ)，同時(shí)又了解一些基本數(shù)字電路的設(shè)計(jì)方法，在此基礎(chǔ)上來學(xué)習(xí) VHDL 程序設(shè)計(jì)應(yīng)該是比較容易的，可以輕松地掌握 VHDL 使硬件工作 軟件化?，F(xiàn)代電子系統(tǒng)設(shè)計(jì)人員應(yīng)該把 VHDL語言作為一種基礎(chǔ)知識來學(xué)習(xí)，并要求能夠熟練地使用 EDA的設(shè)計(jì)工具。 第 13 頁 (共 23 頁 ) 電路的 VHDL描述 接線說明： 10K10 的 CLK0（ 1）接 ， CLR（ 83）接 K1， KIN0KIN3接 1619， ag 接 7366， SEL2SEL0 接 6461； status(5)接 D0,LOCKS(4)接 LED7,UNLOCKS(8)接 LED5. 實(shí)驗(yàn)結(jié)果： STATUS=0時(shí) ,輸入 4位數(shù) ,按 MEM鍵鎖定 ,紅燈亮 。STATUS=1時(shí) ,輸入 4 位數(shù) ,按 ESC鍵解鎖 ,如密碼正確則紅燈滅綠燈亮 . LIBRARY IEEE。 USE 。 USE 。 此電子密碼鎖系統(tǒng)的主程序需要的標(biāo)準(zhǔn)程序包為 STD_LOGIC_1164 和STD_LOGIC_UNSIGNED。 ENTITY keys_lock IS PORT ( clk ,clr,status : IN