【正文】 EDA 即電子設(shè)計自動化，是近幾年來迅速發(fā)展起來的計算機(jī)軟件、硬件、微電子技術(shù)交叉運用的現(xiàn)代電子學(xué)科，是 20 世紀(jì) 90 年代從 CAD（ 計算機(jī)輔助設(shè)計 ） 、 CAM（ 計算機(jī)輔助制造 ） 、 CAT(計算機(jī)輔助翻譯 )和 CAE(計算機(jī)輔助工程 )的概念發(fā)展而來的。在 EDA軟件平臺上，根據(jù)硬件描述語言 HDL 完成的設(shè)計文件，自動地完成邏輯編輯編譯、化簡、分隔、綜合 及優(yōu)化，布局布線、仿真、目 第 4 頁 (共 23 頁 ) 標(biāo)芯片的適配編譯，邏輯映射和編程下載等工作。盡管目標(biāo)系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效。 （ 1） 密碼鎖輸入電路包括時序產(chǎn)生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤譯碼電路等幾個小的功能電路。 （ 3）密碼顯示電路主要將顯示數(shù)據(jù)的 BCD碼轉(zhuǎn)換成相對應(yīng)的編碼。 系統(tǒng)設(shè)計要求 本文所 設(shè)計 的密碼鎖是 一個具有較高安全性和較低成本的通用電子密碼鎖，具體功能要求如下： （ 1）數(shù)碼輸入：每按下一個數(shù)字鍵，就輸入一個數(shù)值，并在顯示器上的顯示出該數(shù)值，同時將先前 輸入的數(shù)據(jù)依序左移一個數(shù)字位置。 （ 3）密碼更改：按下此鍵時會將目前的數(shù)字設(shè)定成新的密碼。 （ 5）解除電鎖：按下此鍵會檢查輸入的密碼是否正確，密碼正確即開鎖。 硬件的選擇 作為電子密碼鎖的輸入電路，可選用的方案有撥碼與按鍵來控制輸入和觸摸式鍵盤輸入等多種。 數(shù)字電子密碼鎖的顯示信息電路可采用 LED 數(shù)碼顯示管和液晶屏顯示兩種。 總體框圖 根據(jù)以上選定的輸入設(shè)備與與顯示器件，并考慮到現(xiàn)實各項密碼鎖功能的具體要求，與系統(tǒng)的設(shè)計要求，系統(tǒng)設(shè)計采用自頂向下的設(shè)計方案。 圖 31電子密碼鎖系統(tǒng)總體框圖 BCD 七段譯碼顯示電路 撥碼與按鍵 單脈沖控制 輸入譯碼 控制模塊 寄存器與清零信號發(fā)生電路 數(shù)值比較 器 開 /關(guān)鎖電路 三選一選擇器 掃描電路 LED 燈 顯示模塊 輸入模塊 第 6 頁 (共 23 頁 ) 四、 功能模塊 輸入模塊 （ 1） 功能介紹 輸入時有三個撥碼鍵控制輸入，每個撥碼各控制一位密碼，對于其中一個撥碼鍵每撥一次碼按一次按鍵，表示輸入一位，當(dāng)輸入四位時輸出一位數(shù)，用“ 888”作為初始密碼。 圖 42 單脈沖控制輸入 四位串行輸入并行輸出寄存器如下圖 43 第 7 頁 (共 23 頁 ) 圖 43 四位串行輸入并行輸出寄存器 圖 44 四 為串行輸入并行輸出寄存器 上圖為 四 為串行輸入并行輸出寄存器，它由 4 個 D 觸發(fā)組成，當(dāng) reset為高電平時，每給一脈沖輸入數(shù)據(jù)將向右移一位二值代碼，它能同時復(fù)位 控制模塊 （ 1） 功能介紹 開鎖時輸入密碼后 ,撥動 RT鍵使其為高電平，而 CHANGE 為低電平檢測，密碼正確時開鎖，輸出 LOCKOPEN 燈滅， LOCKCLOSE 燈亮，表示開鎖成功 。當(dāng)改變密碼時，按下 CHANGE 鍵使其為高電平，而 RT為低電平時，可改變密碼。 （ 2） 控制模塊與仿真圖形 輸入譯碼器圖 45，如下圖 第 8 頁 (共 23 頁 ) 圖 45 輸入譯碼器 下圖為譯碼器將 4 位二值代碼轉(zhuǎn)化成 BCD 碼從 “0000” ～ “1001” 表示0～ 9。 圖 48 4選 1選擇器與掃描器 4 選 1 選擇器與掃描器圖 48，如下圖 圖 49 多路選擇器 如上圖多路選擇器可以從多組數(shù)據(jù)來源中選取一組送入目的地，在本設(shè)計中利用多路選擇器做掃描電路來分別驅(qū)動輸出裝置，可以將低成本 消耗，如上圖當(dāng)輸入 “819” 時，在時鐘地控制下 qout 將輸出 “819” ，而與之對應(yīng)的 sel 掃描對應(yīng)的數(shù)碼管。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的 復(fù)雜性、加快了設(shè)計速度。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得 第 12 頁 (共 23 頁 ) 到了廣泛的應(yīng)用。Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 VHDL 語言的特征 VHDL 語言目前主要是對數(shù)字電路設(shè)計的描述，對模擬電路的設(shè)計尚不能很好地表達(dá)。 VHDL 語言的設(shè)計格式更是面向具體的硬件對象的語言，因此任何獨立于硬件實體的程序設(shè)計是沒有意義的。這種用程序設(shè)計完成的硬件結(jié)構(gòu)可裝載到對應(yīng)的可編程器件中，進(jìn)行仿真、模擬、驗證。 VHDL 語言的 優(yōu)點 嚴(yán)格地講， VHDL 是一種用來描述數(shù)字邏輯系統(tǒng)的 “ 編程語言 ” 。 VHDL 是為 了滿足邏輯設(shè)計過程中的各種需求而設(shè)計的。除此之外， VHDL 并不十分關(guān)心一個具體邏輯依靠何種方式實現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實現(xiàn)的功能上。 第三， VHDL 給出邏輯的模擬與調(diào)試為設(shè)計工作提供了最大的空間?，F(xiàn)代電子系統(tǒng)設(shè)計人員應(yīng)該把 VHDL語言作為一種基礎(chǔ)知識來學(xué)習(xí)，并要求能夠熟練地使用 EDA的設(shè)計工具。STATUS=1時 ,輸入 4 位數(shù) ,按 ESC鍵解鎖 ,如密碼正確則紅燈滅綠燈亮 . LIBRARY IEEE。 USE 。 ENTITY keys_lock IS PORT ( clk ,clr,status : IN STD_LOGIC 。 key : IN STD_LOGIC_VECTOR (3 downto 0) 。 locks,unlocks: OUT STD_LOGIC )。 ARCHITECTURE doit of keys_lock IS signal counter1 : std_logic_vector(1 downto 0)。 signal counter2 : std_logic_vector(4 downto 0)。 signal dcc1 : std_logic_vector(4 downto 0)。 signal d0,d1,d2,d3 : std_logic_vector(0 to 6)。 ponent decode PORT( ssin : in std_logic_vector(3 downto 0)。 end ponent。 P1: process(clr,clk) begin if(clr=39。) then counter1=00。event and clk=39。) then counter1=counter1+1。 end process P1。039。139。039。 elsif(clk139。139。039。039。 else counter=counter+1。 end if。 上面程序用于判斷輸入信號是否有效的，如果有效則輸出； selout=counter。 key。event and clk=39。) then if(dcc=0001110) then dcc1=00000。 elsif(dcc=0101110) then dcc1=00010。 第 15 頁 (共 23 頁 )