基于vhdl的電子鐘的設計(編輯修改稿)
2024-12-16 15:48 本頁面
【文章內(nèi)容簡介】 可以跳過這一步，只在布線完成以后，進行時序仿真） 。 （ 3） 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成 最簡的布爾表達式和信號的連接關系。邏輯綜合軟件會生成 .edf（ edif）的 EDA工業(yè)標準文件。 （ 4） 布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進行布線，即把設計好的邏輯安放到 PLD/FPGA 內(nèi) 。 （ 5） 編程下載：確認仿真無誤后，將文件下載到芯片中 。 Quartus2 軟件 Quartus2 在基于 VHDL 程序設計中擁有輸入設計流程 ,其包 括設計輸入，綜合，適配，仿真測試和編程下載等方法。 Quartus2 與其他應用 軟件相比 ，他提供了更強大、更直觀便捷和操作靈活的原理圖輸入設計功能 ，同時還配備了更豐富的適用于各種需要的元件庫，其中 8 包括基本的邏輯元件，宏功能元件，以及類似于 IP 核的參數(shù)可設置的宏功能塊LPM 庫。 與傳統(tǒng)的數(shù)字電路實驗相比， Quartus2 提供原理圖輸入設計功能具有不可比擬的優(yōu)勢和先進性： 1） 設計者不必具備許多諸如編程技術，硬件描述語言等知識就能迅速入門，完成較大規(guī)模的電路設計系統(tǒng)。 2） 能進行任意層次的數(shù)字系統(tǒng)設計，傳統(tǒng)的數(shù)字電路實驗只能完成單一層次的設計。 3） 能對系統(tǒng)中的任意層次，或任一元件的功能進行精確的時序仿真。 4） 通過時序仿真能迅速定位電路系統(tǒng)中的錯誤所在，并及時糾正。 在對電子鐘的設計中，由于對編程知識掌握量有限，所以利用了 Quartus2的原理圖輸入設計方法的優(yōu)勢而對電子鐘電路進行設計，從而得到各模塊的設計流程。 9 第三 章 利用 Quartus2 原理圖輸入設計方法，將電子鐘的各模塊 電路：小時，分，秒及校時模塊在原理圖中畫出，并對其引腳進行設置，經(jīng)過驗證得到準確的電路原理圖。 電子鐘的 原理圖 圖 1 頂層電路圖 在此結構圖中 分為四個模塊， 每個模塊的作用分別為： 。通 過復位和使能端的控制，進行小時間的切換，其進制為 24進制，當顯示器上的數(shù)字顯示到 23： 59： 59 時小時立馬復位為零，再進行重新計時。 模塊。其控制原理與小時模塊基本相同，所不同之處為其進制為 60進制，進行電子鐘分鐘的控制。 模塊。其功能與作用于分鐘模塊相同。 時模塊。當電子鐘可以進行計時之后，我們要求可以對時間進行調(diào)節(jié)，所以在這個模塊中附加了對分鐘與小時的 調(diào)節(jié)功能。并且在這個環(huán)節(jié)中，當我們對分或小時進行調(diào)節(jié)時，所要調(diào)節(jié)的顯示器上的數(shù)字會進行閃爍， 當我們對數(shù)字進行切換之后就會達到穩(wěn)定的計時效果。 小時模塊 小時模塊采用 24 進制，由 四進制與六進制構成 。 10 其程序如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY hour IS PORT (CLK0,CLK1,RST,EN : IN STD_LOGIC。 q1,q0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END hour。 ARCHITECTURE behav OF hour IS signal CLK : STD_LOGIC。 signal CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN cq1= c1 amp。 c0。 PROCESS(CLK, RST, EN) BEGIN case en is when 39。139。 =clk=clk1。 when 39。039。 =clk=clk0。 when others =null。 end case。 IF RST = 39。139。 THEN c1 = (OTHERS =39。039。) 。 c0 = (OTHERS =39。039。) 。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF c0 9 THEN c0 = c0 + 1。
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