【文章內(nèi)容簡(jiǎn)介】 限，需迎頭趕上。 VHDL的介紹1）VHDL語(yǔ)言超高速集成電路硬件描述語(yǔ)（VHSIC Hardware Deseription Language，簡(jiǎn)稱VHDL），是IEEE的一項(xiàng)標(biāo)準(zhǔn)設(shè)計(jì)語(yǔ)言。它源于美國(guó)國(guó)防部提出的超高速集成電路（Very High Speed Integrated Circuit，簡(jiǎn)稱VHSIC）計(jì)劃，是ASIC設(shè)計(jì)和PLD設(shè)計(jì)的一種主要輸入工具。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL的用途與優(yōu)點(diǎn)VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分，及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 （1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 VHDL的主要特點(diǎn)（1）作為硬件描述語(yǔ)言的第一個(gè)國(guó)際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性。（2）具有豐富的模擬仿真語(yǔ)句和庫(kù)函數(shù)，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬，因而能將設(shè)計(jì)中邏輯上的錯(cuò)誤消滅在組裝之前，在大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性。（3）設(shè)計(jì)層次較高，用于較復(fù)雜的計(jì)算時(shí)，能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計(jì)周期。（4）VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。（5）支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。（6）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（7）VHDL用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活又方便，同時(shí)也便于設(shè)計(jì)結(jié)果的交流、保存和重用。 用VHDL語(yǔ)言開發(fā)的流程 （1）文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。 （2）功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。 （3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。 （4）布局布線：，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。 （5）編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中。3 數(shù)字電子鐘的設(shè)計(jì)方案系統(tǒng)的工作原理：振蕩器產(chǎn)生穩(wěn)定的分頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計(jì)數(shù)器滿60分向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24翻1”規(guī)律計(jì)數(shù)。計(jì)數(shù)器的輸出分別由譯碼器送顯示器顯示。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分。數(shù)字電子鐘的電路組成方框圖片如下: 數(shù)字電子鐘的電路組成方框圖硬件電路的設(shè)計(jì)： ，以74LS161作為控制部件。47LS161被接成十進(jìn)制計(jì)數(shù)器，其置數(shù)輸入端A、B、C、D（3腳4腳5腳6腳）接低電平，LD、EP、ET（9腳10腳7腳）接高電平，秒脈沖由CP（2腳）端輸入。計(jì)數(shù)器的輸出端QA、QB、QC、QD（14腳13腳12腳11腳）接譯碼電路CD4511的輸入端D、C、B、A。用74LS290做一個(gè)七進(jìn)制的加法計(jì)數(shù)器，將時(shí)的十位的進(jìn)位脈沖接到顯示星期的74LS290的輸入脈沖就可以了。硬件電路圖如下:74LS48時(shí)鐘基準(zhǔn)74LS290晶體振蕩器LED數(shù)碼管74LS161 硬件電路圖軟件電路的設(shè)計(jì)：考慮到實(shí)用性，在該電子鐘的設(shè)計(jì)中修改定時(shí)或調(diào)整時(shí)間時(shí)采用了閃爍。在編程上，首先進(jìn)行了初始化定義了程序的入口地址以及中斷的入口地址，在主程序的開始定義了一組固定單元用來存儲(chǔ)計(jì)數(shù)的秒，分，時(shí)等。在顯示程序段中主要進(jìn)行了閃爍的處理，采用定時(shí)器中斷置標(biāo)志位，再與位選相互結(jié)合的方法來控制調(diào)時(shí)或定時(shí)中的閃爍。時(shí)、分、秒的顯示則是用了軟件譯碼 (查表 )的方式，再用了一段固定的程序段進(jìn)行進(jìn)制轉(zhuǎn)化。初始化之后，用中斷方式對(duì)其計(jì)數(shù)，計(jì)數(shù)的同時(shí)采用了定時(shí)器比較的方法，比較當(dāng)前計(jì)數(shù)時(shí)間與定時(shí)時(shí)間是否相等，若相等則將鬧鈴標(biāo)志位置數(shù)。為了避免響鈴影響顯示定時(shí)，選時(shí)或調(diào)時(shí)程序段。對(duì)當(dāng)前時(shí)間或定時(shí)時(shí)間修改后又返回到最初的顯示程序段，如此循環(huán)下去。程序流程圖如圖所示。響鈴結(jié)束顯示初始化TF讀鍵有無(wú)鬧鐘？是否為調(diào)時(shí)、定時(shí)？開始TT定時(shí)FF調(diào)時(shí)TF調(diào)時(shí)？是否修改？ 程序流程圖 各模塊原理及程序3. 秒脈沖發(fā)生器是數(shù)字鐘的重要部分，它的精度穩(wěn)定度決定了數(shù)字鐘的質(zhì)量，通常用晶體振蕩器發(fā)生的脈沖經(jīng)過整形、分頻獲得1Hz的秒脈沖。如晶振為32768Hz，通過15次二分頻后可獲得1Hz的脈