【文章內(nèi)容簡介】 計(jì)所用到的技術(shù)作一下簡單的介紹。 VHDL 介紹VHDL 是 Very High Speed Integrated Circuit Hardware Description Language 的縮寫，是在 ADA 語言的基礎(chǔ)上發(fā)展起來的硬件描述語言。VHDL 誕生于 1983 年，1987 年 12 月，VHDL 被接納為標(biāo)準(zhǔn)硬件描述語言，即IEEE1076 標(biāo)準(zhǔn)。經(jīng)過不斷更改和改善，1993 年，VHDL 重新修訂并增加了一些功能，即 IEEE 107693 標(biāo)準(zhǔn)。目前在電子工程領(lǐng)域，作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，VHDL 已成為事實(shí)上的通用硬件描述語言。電路設(shè)計(jì)的描述層次可分為系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)、門級(jí)和晶體管級(jí)，VHDL 的建模范圍可以從最抽象的系統(tǒng)級(jí)一直到門級(jí)，從多個(gè)層次對(duì)電路進(jìn)行模擬仿真。它除了具有硬件特征的語句外，其語言形式和描述風(fēng)格以及句法和一般的計(jì)算機(jī)高級(jí)語言相當(dāng)類似，然而它又有同軟件語言完全不同的性質(zhì)。以下是一個(gè) VHDL 的實(shí)例：LIBRARY IEEE。 IEEE 庫使用說明語句USE 。ENTITY mux21 IS 實(shí)體說明部分PORT(a,b:IN STD_LOGIC。s:IN STD_LOGIC。y:OUT STD_LOGIC)。END ENTITY mux21。ARCHITECTURE mux21a OF mux21 IS 結(jié)構(gòu)體說明部分BEGINPROCESS(a,b,s)BEGINIF s=’039。 THEN y=a。ELSE y=b。END IF。END PROCESS。END ARCHITECTURE mux21a。這個(gè)程序是一個(gè)簡單的 2 選 1 多路選擇器的 VHDL 完整描述。它體現(xiàn)出了 VHDL程序的一般結(jié)構(gòu)：使用庫（Use）定義區(qū)——實(shí)體（ Entity）定義區(qū)——結(jié)構(gòu)（Architecture ）定義區(qū)。其中 Use 定義區(qū)描述的是這個(gè)程序使用的定義庫，類似于 C語言的頭文件包括；魯東大學(xué)畢業(yè)設(shè)計(jì)3 Entity 定義區(qū)描述的電子的外部結(jié)構(gòu)，就是指元件的輸入和輸出接口，它用以定義一個(gè)芯片的管腳狀態(tài)；Architecture 定義區(qū)里面是這個(gè)程序的關(guān)鍵部分，包括算法，功能，硬件的行為等都是在 Architecture 區(qū)里面描述的。一個(gè)完整的 VHDL 程序是對(duì)一個(gè)功能元件從外部和內(nèi)部兩個(gè)方面來進(jìn)行描述，由于元件本身具有層次性，因此它既可以作為完成某一功能的邏輯電路單元而獨(dú)立存在，也可以作為一個(gè)部件，和其他功能元件一起構(gòu)成更復(fù)雜的功能元件或數(shù)字系統(tǒng)，因此其單元的概念很清晰，可以靈活地應(yīng)用于自頂向下的數(shù)字系統(tǒng)設(shè)計(jì)流程。 自頂向下設(shè)計(jì)方法本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法來完成電子鐘系統(tǒng)。所謂自頂向下的設(shè)計(jì)方法，是指在設(shè)計(jì)過程中，從數(shù)字系統(tǒng)的最高層次出發(fā)，進(jìn)行仿真驗(yàn)證，再將系統(tǒng)劃分成各個(gè)子模塊。然后再對(duì)各個(gè)子模塊進(jìn)行仿真驗(yàn)證，合格之后經(jīng) EDA 開發(fā)平臺(tái)由計(jì)算機(jī)自動(dòng)綜合成門級(jí)電路，進(jìn)行門級(jí)仿真驗(yàn)證。自頂向下的方法強(qiáng)調(diào)在每個(gè)層次進(jìn)行仿真驗(yàn)證，以保證系統(tǒng)性能指標(biāo)的實(shí)現(xiàn)，以便于在早期發(fā)現(xiàn)和糾正設(shè)計(jì)中出現(xiàn)的錯(cuò)誤。自頂向下設(shè)計(jì)方法有一些突出的優(yōu)點(diǎn)：（1）適應(yīng)于復(fù)雜和大規(guī)模的數(shù)字系統(tǒng)的開發(fā)，便于層次式、結(jié)構(gòu)化的設(shè)計(jì)思想。（2）各個(gè)子系統(tǒng)可以同時(shí)并發(fā)，縮短設(shè)計(jì)周期。（3）對(duì)于設(shè)計(jì)的系統(tǒng)進(jìn)行層層分解，且在每一層次進(jìn)行仿真驗(yàn)證，設(shè)計(jì)錯(cuò)誤可以在早期發(fā)現(xiàn)，提高了設(shè)計(jì)的正確性。（4）邏輯綜合之前的設(shè)計(jì)工作與具體的實(shí)現(xiàn)工藝、器件等無關(guān)，因此，設(shè)計(jì)的可移植性良好。 Quartus Ⅱ開發(fā)平臺(tái)Quartus II 是 Altera 公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計(jì)輸入到器件編程的全部功能。Quartus II 可以產(chǎn)生并識(shí)別 EDIF 網(wǎng)表文件、VHDL 網(wǎng)表文件，為其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成環(huán)境中自動(dòng)運(yùn)行其他 EDA 工具。Quartus II 軟件的開發(fā)流程可概括為以下幾步：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)時(shí)序分析、設(shè)計(jì)仿真和器件編程，具有 FPGA 和 CPLD 芯片設(shè)計(jì)的所有階段的解決方案。（1）設(shè)計(jì)輸入 Quartus II 軟件在 File 菜單中提供 “New Project Wizard...”向?qū)В龑?dǎo)設(shè)計(jì)者完成項(xiàng)目的創(chuàng)建。當(dāng)設(shè)計(jì)者需要向項(xiàng)目中添加新的 VHDL 文件時(shí)，可以通過“New”選項(xiàng)選擇添加。（2）設(shè)計(jì)編譯 Quartus II 編譯器完成的功能有：檢查設(shè)計(jì)錯(cuò)誤、對(duì)邏輯進(jìn)行綜合、提取定時(shí)信息、在指定的 Altera 系列器件中進(jìn)行適配分割，產(chǎn)生的輸出文件將用于設(shè)計(jì)仿真、定時(shí)分析及器件編程。（3）設(shè)計(jì)定時(shí)分析 單擊 Project 菜單下的“Timing Settings...”選項(xiàng)，可以方便地完魯東大學(xué)畢業(yè)設(shè)計(jì)4 成時(shí)間參數(shù)的設(shè)定。Quartus II 軟件的時(shí)序分析功能在編譯過程結(jié)束之后自動(dòng)運(yùn)行，并在編譯報(bào)告的 Timing Analyses 文件夾中顯示。（4）設(shè)計(jì)仿真 Quartus II 軟件允許設(shè)計(jì)者使用基于文本的向量文件（.vec ）作為仿真器的激勵(lì)，也可以在 Quartus II 軟件的波形編輯器中產(chǎn)生向量波形文件（.vwf）作為仿真器的激勵(lì)。（5）器件編程 設(shè)計(jì)者可以將配置數(shù)據(jù)通過 MasterBlaster 或 ByteBlasterMV 通信電纜下載到器件當(dāng)中，通過被動(dòng)串行（Passive Serial）配置模式或 JTAG 模式對(duì)器件進(jìn)行配置編程，還可以在 JTAG 模式下給多個(gè)器件進(jìn)行編程。 CPLD 簡介CPLD 是 Complex Programmable Logic Device 的縮寫，即復(fù)雜可編程邏輯器件，內(nèi)部結(jié)構(gòu)為“與或陣列” 。該結(jié)構(gòu)來自于典型的 PAL 、GAL 器件的結(jié)構(gòu)。任意一個(gè)組合邏輯都可以用“與或”表達(dá)式來描述，所以該“與或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大量的組合邏輯功能。CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。CPLD 具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)( 一般在 10,000 件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 CPLD 器件。CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分。3 電子鐘系統(tǒng)設(shè)計(jì)方案 電子鐘系統(tǒng)設(shè)計(jì)要求（1）能夠?qū)γ搿⒎?、小時(shí)進(jìn)行計(jì)時(shí)，每日按 24 小時(shí)計(jì)時(shí)制；（2）能夠作為計(jì)時(shí)器使用；（3）能夠設(shè)定鬧鐘； 系統(tǒng)設(shè)計(jì)方案概述及工作原理根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下設(shè)計(jì)方法，由正常計(jì)時(shí)模塊、定時(shí)器模塊、鬧鐘模塊、數(shù)碼轉(zhuǎn)換模塊、掃描多路輸出模塊組成。（1）首先按下復(fù)位開關(guān) rst 進(jìn)行復(fù)位清零操作，電子鐘從新計(jì)時(shí)開始。（2）為了便于時(shí)鐘計(jì)數(shù)，需要 1hz 的時(shí)鐘信號(hào)。而實(shí)驗(yàn)箱上提供給系統(tǒng)的頻率大于 1hz，這里取 ，所以要對(duì)頻率進(jìn)行分頻，用來實(shí)現(xiàn)系統(tǒng)輸入信號(hào)產(chǎn)生一魯東大學(xué)畢業(yè)設(shè)計(jì)5 個(gè) 1hz 的時(shí)鐘信號(hào)。（3）為了設(shè)定鬧鐘，本文設(shè)計(jì)了一個(gè)目標(biāo)時(shí)間調(diào)整程序。將 alarm 的開關(guān)轉(zhuǎn)成on，ok 鍵是 off 時(shí)，6 個(gè)數(shù)字即顯示 00：00：00，以等待輸入。當(dāng)按下調(diào)秒鍵 sec_tune時(shí)，秒針將從 0 持續(xù)增加到 59 后，再返回 0，任何時(shí)刻彈出按鍵即顯示當(dāng)時(shí)的值，調(diào)分鍵與調(diào)時(shí)鍵的原理與此相同。當(dāng) ok 鍵是 on 時(shí)，則停止設(shè)定，顯示時(shí)間便到正常計(jì)時(shí)。（4）計(jì)時(shí)器的原理與鬧鐘程序有相似之處。將 stop 的開關(guān)轉(zhuǎn)成 on，ok 鍵是 off時(shí)，6 個(gè)數(shù)字即顯示 00：00：00，以等待輸入。當(dāng)按下調(diào)秒鍵 sec_tune 時(shí)，秒針將從0 持續(xù)增加到 59 后，再返回 0，任何時(shí)刻彈出按鍵即顯示當(dāng)時(shí)的值，調(diào)分鍵與調(diào)時(shí)鍵的原理與此相同。當(dāng) ok 鍵是 on 時(shí)，則停止設(shè)定，顯示時(shí)間為所設(shè)定的計(jì)時(shí)起始時(shí)間，并開始進(jìn)行計(jì)時(shí)，直到計(jì)時(shí)器顯示 00：00：00 為止。（5）為了節(jié)省 6 個(gè)七段顯示器顯示所需的電流消耗，本文利用視覺暫留原理來讓七段顯示器輪流來顯示。4 電子鐘頂層設(shè)計(jì) 頂層設(shè)計(jì)分析對(duì)于電子鐘的設(shè)計(jì)，這里將采用自頂向下的設(shè)計(jì)方法進(jìn)行設(shè)計(jì)，因此首先需要進(jìn)行電子鐘的頂層設(shè)計(jì)。本節(jié)將首先介紹電子鐘的系統(tǒng)結(jié)構(gòu)和模塊劃分，然后設(shè)計(jì)出頂層VHDL 設(shè)計(jì)程序。根據(jù)前邊敘述的電子鐘的設(shè)計(jì)要求、工作原理和設(shè)計(jì)方案，這里給出設(shè)計(jì)系統(tǒng)結(jié)構(gòu)框圖和外部管腳圖分別如圖 和圖 所示。電子鐘系統(tǒng)正常計(jì)時(shí)模塊定時(shí)器模塊鬧鐘模塊數(shù)碼轉(zhuǎn)換模塊掃描多路輸出模塊魯東大學(xué)畢業(yè)設(shè)計(jì)6 圖 系統(tǒng)結(jié)構(gòu)框圖圖 系統(tǒng)外部管腳圖由電子鐘的外部管腳圖可知，系統(tǒng)的輸入輸出信號(hào)包括：（1）復(fù)位開關(guān)信號(hào) rst：輸入信號(hào)；（2）外部輸入的時(shí)鐘信號(hào) clk：輸入信號(hào)；（3）鬧鐘觸發(fā)信號(hào) alarm：輸入信號(hào)；（4）定時(shí)器信號(hào) stop：輸入信號(hào)；（5）定時(shí)器計(jì)時(shí)開始信號(hào) ok：輸入信號(hào)；（6）秒/分/時(shí)調(diào)整信號(hào) sec_tune，min_tune，hour_tune：輸入信號(hào)；（7）鬧鐘/定時(shí)器標(biāo)志信號(hào) led_alarm，led_stop：輸出信號(hào)；（8）LED 七段譯碼管的輸出信號(hào) seg4[0..6]，seg2[0..6]：輸出信號(hào)。由圖 知，系統(tǒng)劃分了五個(gè)模塊，劃分的這五個(gè)模塊，每個(gè)模塊都包含若干個(gè)組件，因此首先建立一個(gè)程序包把所有的組件包含在一起，以便于主程序模塊的調(diào)用，然后再對(duì)每個(gè)組件進(jìn)行編程設(shè)計(jì)。 頂層電路圖頂層電路圖見附頁。5 各模塊電路的設(shè)計(jì) 正常計(jì)數(shù)時(shí)間功能模塊系統(tǒng)必須維持一個(gè)持續(xù)不斷計(jì)數(shù)的時(shí)鐘，從時(shí)間 00：00：00 到 23：59：59 循環(huán)不斷。首先將 的系統(tǒng)輸入脈沖除以 22118400 得到 1HZ 的基本秒輸入，然后除以 60 得到分?jǐn)?shù)，再除以 60 得到小時(shí)數(shù)，再除以 24 得一個(gè)滿日指針，這些功能的實(shí)現(xiàn)要用到三種組件：分頻組件，60 進(jìn)制計(jì)時(shí)組件，24 進(jìn)制計(jì)時(shí)組件。魯東大學(xué)畢業(yè)設(shè)計(jì)7 分頻組件設(shè)計(jì)本設(shè)計(jì)采用的是 CPLD 芯片 EP1K100QC2083，內(nèi)部晶振為 ，但是數(shù)碼顯示管位掃描信號(hào)和其他模塊的工作頻率是 1Hz。所以要用分頻組件來對(duì)輸入時(shí)鐘進(jìn)行 22118400 分頻。下面圖 是生成的分頻組件元器件圖形。接口：clk——時(shí)鐘輸入，輸入信號(hào) f1hz——1Hz 輸出信號(hào)圖 分頻組件器件圖在 QuartusⅡ 軟件中進(jìn)行仿真后，得到仿真時(shí)序圖如圖 圖 分頻組件仿真波形圖由圖 知，輸入信號(hào)的周期是 80ns，輸出信號(hào)的周期是1769472118ns，1769472118 除以 80 約等于 22118400，證明分頻是正確的。 60 進(jìn)制計(jì)數(shù)器設(shè)計(jì)為了讓計(jì)算過程容易閱讀，個(gè)位數(shù)信號(hào) one(0～9)與十位數(shù)信號(hào) ten(0～5)先以整數(shù)形式出現(xiàn)，計(jì)算完成后再轉(zhuǎn)換成位矢量形式（信號(hào) ones 和 tens） ，便于以后轉(zhuǎn)換成七段LED 顯示碼。雖然十進(jìn)制僅需 2 位的位矢量，但為統(tǒng)一以后的七段顯示器輸出顯示的魯東大學(xué)畢業(yè)設(shè)計(jì)8 需要，這里是以 4 位的位矢量表示的。if_then 語句與適當(dāng)?shù)臈l件進(jìn)位適合時(shí)鐘計(jì)時(shí)，十進(jìn)制的進(jìn)位歸零必須配合個(gè)位數(shù)的進(jìn)位歸零，而個(gè)位數(shù)的進(jìn)位歸零則不必配合十進(jìn)制的進(jìn)位歸零，所以在 if_then 語句中，十進(jìn)制的計(jì)數(shù)動(dòng)作應(yīng)放在內(nèi)層。秒數(shù)的計(jì)數(shù)以1Hz 的輸入為觸發(fā)信號(hào)，分?jǐn)?shù)的計(jì)數(shù)以秒數(shù)的進(jìn)位輸出 full_sec 作為觸發(fā)。下面圖 是 60 進(jìn)制計(jì)數(shù)器器件圖形。接口： carry ：1hz 時(shí)鐘信號(hào)或者是秒的進(jìn)位信號(hào)rst：復(fù)位信號(hào)times：輸出十進(jìn)制的秒數(shù)或分?jǐn)?shù)full：進(jìn)位信號(hào)圖 60 進(jìn)制計(jì)數(shù)器器件圖在 QuartusⅡ 軟件中進(jìn)行仿真后，得到仿真時(shí)序圖如圖 圖 60 進(jìn)制計(jì)數(shù)器仿真波形圖由圖 知，每來一個(gè) carry 上升沿，計(jì)數(shù)器就加 1，當(dāng)計(jì)數(shù)器當(dāng)?shù)竭_(dá)第 60 個(gè)上升沿時(shí)，full=1，times 由 59 歸零，仿真符合 60 進(jìn)制計(jì)數(shù)器的要求。 24 進(jìn)制計(jì)數(shù)器設(shè)計(jì)24 進(jìn)制計(jì)數(shù)器的結(jié)構(gòu)和原理與 60 進(jìn)制計(jì)數(shù)器相類似，只是將除以 60 改為除以24，并在接收 60 分進(jìn)位指針 carry 時(shí)，檢查是否同時(shí)為 23 小時(shí)，再?zèng)Q定進(jìn)位與否。因此個(gè)為數(shù)信號(hào) one 與