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正文內(nèi)容

基于vhdl的數(shù)字密碼器的設計(編輯修改稿)

2025-07-23 12:12 本頁面
 

【文章內(nèi)容簡介】 語言所不能比擬的。此外,6VHDL 語言可以自定義數(shù)據(jù)類型,這也給編程人員帶來了較大的自由和方便。系統(tǒng)硬件描述能力強。VHDL 語言具有多層次的設計描述功能,可以從系統(tǒng)的數(shù)字模型直到門級電路,支持設計庫和可重復使用的元件生成,它支持階層設計且提供模塊設計的創(chuàng)建。VHDL 語言能進行系統(tǒng)級的硬件描述是它的一個最突出的優(yōu)點??梢赃M行與工藝無關編程。VHDL 語言設計系統(tǒng)硬件時,沒有嵌入描述與工藝相關的信息,不會因為工藝變化而使描述過時。與工藝技術有關的參數(shù)可通過 VHDL 提高的類屬加以描述,工藝改變時,只需修改相應程序中的類屬參數(shù)即可。VHDL 語言標準、規(guī)范,易于共享和復用。VHDL 既是 IEEE 承認的標準,故 VHDL 的描述可以被不同的 EDA 設計工具所支持。從一個仿真工具移植到另一個仿真工具,從一個綜合工具移植到另一個綜合工具,從一個工作平臺移植到另一個工作平臺去執(zhí)行。這意味著同一個 VHDL 設計描述可以在不同的設計項目中采用,方便了設計成果的設計和交流。另外,VHDL 語言的語法比較規(guī)范,從而其可讀性比較好,給閱讀和使用都帶來了極大的好處。方便向 ASIC 移植。VHDL 語言的效率之一,就是如果設計是被綜合到一個 CPLD 或 FPGA,則可以設計的產(chǎn)品以最快速度上市。當產(chǎn)品的產(chǎn)量達到相當?shù)臄?shù)量時,采用 VHDL 進行的設計可以很容易轉成用專用集成電路來實現(xiàn),僅僅需要更換不同的庫重新進行綜合。由于 VHDL 是一個成熟的定義型語言,可以確保 ASIC 廠商交付優(yōu)良品質的器件產(chǎn)品。此外,由于工藝技術的進步,需要采用更先進的工藝時,仍可以采用原來的 VHDL 代碼。 VHDL 的設計流程利用 VHDL 語言進行設計可分為以下幾個步驟 [5]:設計要求的定義。在從事設計進行編程 VHDL 代碼之前,必須先對你的設計目的和要求有一個、時鐘/輸出時間、最大系統(tǒng)工作頻率、關鍵的路徑等這些要求,要有一個明確的定義,這將有助于你的設計,然后再選擇適當?shù)脑O計方式和相應的器件結構,進行設計的綜合。用 VHDL 語言進行設計描述。(l)應決定設計方式,設計方式一般說來有三種:自頂向下設計,自底向上設計,平坦式設計。前兩種方式包括設計階層的生成,而后一種方式將描述的電路當作單模塊電路來進行的。自頂向下的處理方式要求將你的設計分成不同的功能元件,每個元件具有專門定義的輸入和輸出,網(wǎng)表,然后再設計其中的各個元件。而自底向上的處理方法正好相反。平坦式設計則是指所有功能元件均在同一層和同一圖中詳細進行的。(2)編寫設計代碼。編寫 VHDL 語言的代碼與編寫其他計算機科技大學碩士學位論文緒論程序語言的代碼有很大的不同。必須清醒地認識到正在設計硬件,編寫的VHDL 代碼必須能夠綜合到采用可編程邏輯器件來實現(xiàn)的數(shù)字邏輯中。懂得 EDA 工具中仿真軟件和綜合軟件的大致工作過程,將有助于編寫出優(yōu)秀的代碼。用 VHDL 仿真器對 VHDL 原代碼進行功能仿真。對于大型設計,采用 VHDL 仿真軟件對其進行仿真可以節(jié)省時間,可以在設計的早期階段檢測到設計中的錯誤,從而進行修正,以便盡可能地減少對設計日程計劃的影響。因為對于小型設計,其綜合優(yōu)化、配置花費的時間不多,而且在綜合優(yōu)化之后,往往會發(fā)現(xiàn)為了實現(xiàn)性能目標,將需要修改設計。在這種情況下,用戶事先在原代碼仿真時所花費的時間是毫無意義的,因為一旦改變設計,還必須重新再做仿真。利用 VHDL 綜合優(yōu)化軟件對 VHDL 原代碼進行綜合優(yōu)化處理。選擇目標器件、輸入約束條件后,VHDL 綜合優(yōu)化軟件工具將對 VHDL 原代碼進行處理,產(chǎn)生一個優(yōu)化了的網(wǎng)絡表,并可以進行粗略的時序仿真。配置將綜合優(yōu)化處理后得到的優(yōu)化了的網(wǎng)絡表,安放到前面選定的 CPLD 或 PPGA 目標器件之中,這一過程成為配置。再優(yōu)化了的網(wǎng)絡表配置到目標器件后,從完成的版圖上可以得到連線長短、寬窄的信息,把它們反注到原來的網(wǎng)絡表,為再次進行時序做準備。配置后的時序仿真。這時的時序仿真將檢查諸如信號建立時間、時鐘到輸出、寄存器到寄存器的時延是否滿足要求。因為已經(jīng)得到實際連線引起的時延數(shù)據(jù),所以仿真結果能比較精確地未來芯片7的實際性能。如果時延仿真結果不能滿足設計的要求,就需要重新對 VHDL 原代碼進行綜合優(yōu)化,并重新裝配于新的器件之中,或選擇不同速度品質的器件。同時,也可以重新觀察和分析 VHDL 原代碼,以確認描述是正確有效的。只有這樣,取得的綜合優(yōu)化和配置的結果才符合實際要求。器件編程。在成功地完成了設計描述、綜合優(yōu)化、配置和配置后的時序仿真之后,則可以對器件編程和繼續(xù)進行系統(tǒng)設計的其他工作。 可編程邏輯器件(PLD)簡介PLD(可編程邏輯器件)是與 ISP(在系統(tǒng)可編程)技術和 EDA(電子設計自動化)工具緊密結合、同時進行的。它代表了數(shù)字電信領域的最高水平,給數(shù)字電路的設計帶來了革命性的變化。從 70 年代第一片可編程邏輯器件 PROM 的誕生到現(xiàn)在的 CPLD/FPGA,數(shù)字系統(tǒng)的設計發(fā)生了本質的變化。從傳統(tǒng)的對電路板的設計到現(xiàn)在的基于芯片的設計,使得數(shù)字系統(tǒng)設計的效率大大提高,產(chǎn)品更新速度大大加快,設計周期大大變短。 PLD 的發(fā)展歷程最早的可編程邏輯器件出現(xiàn)在 20 世紀 70 年代,主要是可編程只讀存儲器(PROM)和編程邏輯陣列(PLA) 。20 世紀 70 年代末出現(xiàn)了可編程邏輯陣列(PALProgrammable Array Logic)器件。20 世紀 80 年代初期,美國 Lattice 公司推出了一種新型的 PLD 器件 [6],稱為通用陣列邏輯(GALGeneric Array Logic) ,一般認為它是第二代 PLD 器件。隨著技術的進步,生產(chǎn)工藝的不斷改進,器件規(guī)模不斷擴大,邏輯功能不斷增強,各種可編程邏輯器件如雨后春筍般涌現(xiàn),如 PROM、EPROM 等。在 EPROM基礎上出現(xiàn)的高密度可編程邏輯器件稱為 EPLD 或 CPLD?,F(xiàn)在一般把超過某一集成度的 PLD 器件都稱為 CPLD。在 20 世紀 80 年代中期,美國 Xilinx 公司首先推出了現(xiàn)場可編程門陣列(FPGA) 。FPGA 器件采用邏輯單元陣列結構和靜態(tài)隨機存取存儲器工藝,設計靈活,集成度高,可無限次反復編程,并可現(xiàn)場模擬調試驗證。在 20 世紀 90 年代初,Lattice 公司又推出了在系統(tǒng)可編程大規(guī)模集成電路(ispLSI) 。 FPGA/CPLD 簡介FPGA/CPLD 都是高密度現(xiàn)場可編程邏輯芯片,都能夠將大量的邏輯功能集成于一個單片集成電路中,其集成度己發(fā)展到現(xiàn)在的幾百萬門。復雜可編程邏輯 CPLD 是由 PAL 或 GAL 發(fā)展而來的。它采用全局金屬互連導線,因而具有較大的延時可預測性,易于控制時序邏輯,但功耗比較大?,F(xiàn)場可編程門陣列(FPGA)是由掩膜可編程門陣列和可編程邏輯器件二者演變而來的,并將它們的特性結合在一起。因此 FPGA 既具有門陣列的高邏輯密度和通用性,又有可編程特性。FPGA 通常由布線資源分割的可編程邏輯單元(或宏單元)構成陣列,又有可編程 UO 單元圍繞陣列構成整個芯片。其內(nèi)部資源是分段互聯(lián)的因而延時不可預測,只有編程完畢后才能實際測量。CPLD 和 FPGA[7]建立內(nèi)部可編程邏輯連接關系的編程技術有三種:基于反熔絲技術的器件只允許對器件編程一次,編程后不能修改。其優(yōu)點是集成度、工作頻率和可靠性都很高,適用于電磁輻射干擾較強的惡劣環(huán)境?;?EEPROM 存儲器技術的可編程邏輯芯片能夠重復編程 100 次以上,系統(tǒng)掉電后編程信息也不會丟失。編程方法分為在編程器上編程和用下載電纜編程。用下載電纜編程的器件,只要先將器件裝焊在電路板上,通過 PC、SUN 工作站、就能產(chǎn)生編程所有的標準 5V、 或 邏輯電平信號,也稱為 ISP 方式編程,其調試和維修也很方便?;?SRAM 技術的器件編程數(shù)據(jù)存儲于器件的 RAM 區(qū)中,使之具有用戶設計的功能。在系統(tǒng)不加電時,編程數(shù)據(jù)存儲在 EPROM、硬或軟盤中。系統(tǒng)加電時將這些編程數(shù)據(jù)即時寫入可編程器件,從而實現(xiàn)板級或系統(tǒng)級的動態(tài)配置。 用 FPGA/CPLD 進行開發(fā)的優(yōu)點基于 EDA 技術的 FPGA/CPLD 器件的開發(fā)應用可以從根本上解決 MCU 所遇到的問題。與 MCU 相比,F(xiàn)PGA/CPLD 的優(yōu)勢是多方面的和根本性的 [8]:編程方式簡便、先進。FPGA/CPLD 產(chǎn)品越來越多地采用了先進的 邊界掃描測試8(BST)技術和 ISP。在+5V 工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA/CPLD 進行全部或部分地在系統(tǒng)編程,并可進行所謂菊花鏈式多芯片串行編程,對于 SRAM 結構的 FPGA,其下載編程次數(shù)沒有限制。高速。FPGA/CPLD 的時鐘延遲可達納秒級,結合其并行工作方式,在超高速應用領域和實時測控方面有非常廣闊的應用前景。高可靠性。在高可靠應用領域,MCU 的缺憾為 FPGA/CPLD 的應用留下了很大的用武之地。除了不存在 MCU 所特有的復位不可靠與 PC 可能跑飛等固有缺陷外,F(xiàn)PGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中,從而大大縮小了體積,易于管理和屏蔽。開發(fā)工具和設計語言標準化,開發(fā)周期短。由于 FPGA/CPLD 的集成規(guī)模非常大,集成度可達數(shù)百萬門。因此,F(xiàn)PGA/CPLD 的設計開發(fā)必須利用功能強大的 EDA 工具,通過符合國際標準的硬件描述語言(如 VHDL)來進行電子系統(tǒng)設計和產(chǎn)品的和開發(fā)。由于開發(fā)工具的通用性、設計語言的標準化以及設計過程幾乎與所有的 FPGA/CPLD 器件結構沒有關系,所以設計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性,它幾乎可用于任何型號的 FPGA/CPLD 中由此還可以知識產(chǎn)權的方式得到確認,并被注冊成為所謂的 IP 芯核從而使得片上系統(tǒng)的產(chǎn)品設計效率大幅度提高。由于相應的 EDA 軟件功能完善而強大,仿真方式便捷而實時,開發(fā)過程形象而直觀,兼之硬件因素涉及甚少,因此可以在很短時間內(nèi)完成十分復雜的系統(tǒng)設計,這正是產(chǎn)品快速進入市場的最寶貴的特征。EDA 專家預言,未來的大系統(tǒng)的 FPG 刀 CPLD 設計僅僅是各類再應用邏輯與 IP 芯核的拼裝,其設計周期最少僅數(shù)分鐘。功能強大,應用廣闊。目前,F(xiàn)PGA/CPLD 可供選擇范圍很大,可根據(jù)不同的應用選用不同容量的芯片。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設計。隨著這類器件的廣泛應用和成本的大幅度下降,F(xiàn)PGA/CPLD 周期系統(tǒng)中的直接應用率正直逼 ASIC 的開發(fā)。2 數(shù)字密碼器的 VHDL 設計本次設計的數(shù)字密碼器將實現(xiàn)一般數(shù)字密碼器的基本功能,并且能夠預置任意位密碼,比一般的四位密碼鎖具有更高的安全可靠性。本次設計將利用 EDA 技術自頂向下的設計方法,采用 VHDL 語言進行設計輸入,并在 MAX+PLUSⅡ開發(fā)軟件上進行編譯、仿真、編程、下載,最后在 ALTERA 公司開發(fā)的FPGA 芯片 EPF10K10LC844 上實現(xiàn)。 數(shù)字密碼器的總體方案設計 數(shù)字密碼器的功能描述一個簡單的數(shù)字密碼器是由密碼器主體以及附加的外圍指示電路組成的,其中密碼器主體的作用是用來接受密碼并進行密碼的驗證操作;附加的外圍指示電路的主要作用是用來顯示輸入的密碼和根據(jù)密碼驗證的結果來給出不同的指示燈顯示或者啟動報警裝置,而報警裝置則通常采用揚聲器。下面給出數(shù)字密碼器的系統(tǒng)結構圖 [9],如圖 21 所示。 9數(shù)字密碼器WAIT_TSETUPREADYOPEN_TA5A0A7A1A8A2A9A6A4A3LED_GALERTLED_RGND揚聲器外部時鐘 CLK綠燈紅燈7AABCDEFGBCDFGE圖 21 數(shù)字密碼器的系統(tǒng)結構圖在本設計中,數(shù)字密碼器的功能描述如下所示:密碼器的工作時鐘由外部晶振來提供,時鐘頻率為 300Hz。密碼預先在內(nèi)部設置,可以設置任意位密碼,這里采用 6 位十進制數(shù)字作為密碼;密碼輸入正確后,密碼器將啟動開啟裝置。這里密碼器只接受前 6 位密碼輸入,并以按鍵音提示,多余位數(shù)的密碼輸入將不起作用;采用 6 位 7 段 LED 對輸入的密碼進行動態(tài)掃描顯示;允許密碼輸入錯誤的最大次數(shù)為三次, 口令錯誤次數(shù)超過三次則進入死鎖狀態(tài), 并發(fā)出警報。報警后,內(nèi)部人員可以通過按鍵 SETUP 使密碼器回到初始等待狀態(tài);開啟裝置開啟后,操作人員可以通過按鍵 WAIT_T 使密碼器回到初始等待狀態(tài);密碼器具有外接鍵盤,可以用來輸入密碼和操作指令;內(nèi)部按鍵 SETUP 不由外接鍵盤提供,需要放在外部人員不能進入的地方。 數(shù)字密碼器的內(nèi)部結構及模塊劃分在數(shù)字電路設計中,自頂向下的設計方法 [10]的主要思想是對數(shù)字系統(tǒng)進行模塊劃分,這樣可以將復雜的設計簡化成相對簡單的模塊設計,不同的模塊用來完成數(shù)字系統(tǒng)中某一部分的具體功能??梢?,劃分模塊是設計過程中一個非常重要的步驟。在這一步,必須花費一定的時間,從而保證模塊劃分的最優(yōu)化,這樣可以大大減小后面 VHDL 程序編寫的工作量。10控制器 消抖同步電路WAIT_TSETUPREADYOPEN_TC11C22C33C44WAIT_LFULLRESETCNPDATA_INDEPENDUS消抖同步電路使能電路A00A10A20A30A
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