【正文】 21，而正確密碼為 654321，所以在按下 OPEN_T 鍵后，控制器進(jìn)入了報(bào)警狀態(tài)（QF） ，符合控制器工作流程。這完全符合控制器工作流。從圖中可以看出，當(dāng)密碼輸入 654321 后，控制器進(jìn)入到了啟動狀態(tài)（QD） 。所以，速度和面積優(yōu)化的選擇在多數(shù)情況下是矛盾的，這就要求設(shè)計(jì)者視具體情況選擇，采用一定的優(yōu)化 [12]設(shè)計(jì)方法。邏輯綜合就是將較高抽象層次的描述自動轉(zhuǎn)換到較低抽象層次描述的一種方法，就設(shè)計(jì)而言，既將 RTL 級的描述轉(zhuǎn)換成網(wǎng)表的過程，編譯的最終目的是為了生成可以進(jìn)行仿真、定時分析及下載到可編程邏輯器件的相關(guān)文件，如*.f，*.rPt，*.snf，*.pof 等。其中QA、QB、QC、QD、QE、QF、QG 分別對應(yīng)控制器的建立等待狀態(tài)、準(zhǔn)備就緒狀態(tài)、密碼輸入狀態(tài)、啟動狀態(tài)、誤碼狀態(tài)、報(bào)警狀態(tài)、報(bào)警返回狀態(tài)這 7 個狀態(tài)。5）誤碼狀態(tài)當(dāng)控制器處于這個狀態(tài)時，如果按下 READY 鍵，那么控制器將發(fā)出復(fù)位信號 RESET，并使控制器返回到密碼輸入狀態(tài)：如果按下 OPEN_T 鍵，那么控制器將向誤碼模塊發(fā)出 ANC 時鐘，同時轉(zhuǎn)移到報(bào)警狀態(tài)；如果判斷出是數(shù)字按鍵輸入，那么向編碼模塊發(fā)出 DUS 時鐘。是如果判斷出是數(shù)字按鍵輸入，則提供 DUS 時鐘給編碼模塊作為密碼輸入位數(shù)計(jì)數(shù)脈沖信號，同時如果判斷出該按鍵輸入為正確密碼，則向計(jì)數(shù)器選擇模塊發(fā)出 CNP 時鐘信號，目的是選出對應(yīng)的預(yù)置密碼與輸入的密碼進(jìn)行比較。3）密碼輸入狀態(tài)密碼輸入狀態(tài)是控制器模塊的第 3 個狀態(tài)，這是密碼器將進(jìn)入到密碼輸入的操作狀態(tài)。當(dāng)操作人員按下 WAIT_T 鍵后，密碼器將會進(jìn)入到等待狀態(tài)，這時用來指示密碼器工作情況的指示燈和蜂鳴器都處于不工作狀態(tài)，同時它還將密碼錯誤次數(shù)計(jì)數(shù)器復(fù)位為 0。RET ：輸入到密碼錯誤次數(shù)計(jì)數(shù)模塊的密碼錯誤次數(shù)復(fù)位信號。ANC ：輸入到密碼錯誤次數(shù)計(jì)數(shù)模塊的密碼錯誤次數(shù)計(jì)數(shù)脈沖。這時將進(jìn)入到報(bào)警狀態(tài)。DEP ：由比較模塊提供，當(dāng)它為 1 時，表示輸入的數(shù)字與預(yù)置密碼相等。當(dāng)密碼器的密碼錯誤次數(shù)達(dá)到 3 次時，密碼器將進(jìn)入到死鎖狀態(tài)。NOTC ：當(dāng)密碼錯誤次數(shù)達(dá)到 3 次時有效，為 1，它將反饋給控制器模塊。DS ：由控制器模塊來提供，作為延時和報(bào)警的脈沖信號。VHDL 設(shè)計(jì)指示電路模塊的主要元件是 RS 觸發(fā)器，控制器提供的置位和復(fù)位信號都應(yīng)該是低電平有效。19LED_R:紅燈驅(qū)動信號，高電平有效。 指示電路模塊輸入輸出信號定義圖 215 指示電路模塊圖指示電路模塊的模塊圖如圖 215 所示，模塊的輸入、輸出信號定義如下：1）輸入信號WAIT_L、S_LG、S_LR:由控制器模塊提供的紅綠燈驅(qū)動信號。通過動態(tài)掃描電路可以解決這一問題,通過產(chǎn)生一個掃描信號 SEL(000) SEL(111) 來控制 8 個七段顯示器,依次點(diǎn)亮 8 個七段顯示器,也就是每次只點(diǎn)亮一個七段顯示器。2）輸出信號DATA：用于提供給數(shù)碼管顯示譯碼模塊的數(shù)據(jù)輸入。 數(shù)碼管掃描模塊輸入輸出信號定義數(shù)碼管掃描模塊的模塊圖如圖 214 所示，模塊的輸入、輸出信號定義如下：1）輸入信號CLKSCAN：數(shù)碼管掃描頻率，來源于系統(tǒng)時鐘輸入 CLK。前 6 個 LED 將顯示輸入的 6 個密碼，后 2 個 LED 在用來在誤碼狀態(tài)下顯示還可以輸入的密碼次數(shù)。VHDL 設(shè)計(jì)計(jì)數(shù)器選擇模塊的 VHDL 程序?yàn)?。CNP ：計(jì)數(shù)器的輸入脈沖信號，上升沿有效。模塊描述在數(shù)字密碼器中，比較模塊的主要功能是對編碼模塊的輸出 B1～B4 這 4 位數(shù)據(jù)和密碼預(yù)置輸出模塊的輸出 E1～E4 這 4 位數(shù)據(jù)進(jìn)行比較，然后將比較的結(jié)果送入控制器模塊的 DEP 端口上。對于編碼器的輸出來說，B4是 MSB，B1 是 LSB。該信號提供給數(shù)碼管掃描信號，用于動態(tài)顯示輸入的密碼。它的輸入有三個，分別為 sss0，由計(jì)數(shù)器選擇模塊提供；輸出有為 4 位的 2 進(jìn)制密碼。 密碼預(yù)置輸出模塊輸入輸出定義信號定義圖 29 密碼預(yù)置輸出模塊圖密碼預(yù)置輸出模塊的模塊圖如圖 29 所示，模塊的輸入、輸出信號定義如下：1）輸入信號S0、SS2：由計(jì)數(shù)器選擇模塊提供。2）輸出信號A00～A90：當(dāng)其為低電平 0 時，表示對應(yīng)的 A0～A9 有信號輸入。＆＆D QCP QD QCP Q＆ 輸出輸入CLK圖 27根據(jù)圖 27 可以看出消抖同步電路含有兩個與非門、一個與門和兩個 D 觸發(fā)器。模塊描述在數(shù)字密碼器中，由按鍵方式產(chǎn)生的數(shù)字密碼 A0～AREADY、OPEN_T、WAIT_T、SETUP 的產(chǎn)生時刻和持續(xù)長短是隨機(jī)不定的，同時存在因開關(guān)簧片反彈而引起的電平抖動現(xiàn)象，因此必須添加消抖同步模塊，目的是保證系統(tǒng)能捕捉到輸入脈沖，同時保證每按一鍵只形成一個寬度為系統(tǒng)時鐘周期的脈沖。首先需要進(jìn)行 30分頻和 10 分頻這兩個單元電路的 VHDL 設(shè)計(jì)，這兩個單元電路的設(shè)計(jì)可以采用計(jì)數(shù)的方法來完成。CLK_DIV1 設(shè)為 CLK 的 30 分頻，為 10Hz。CLK_DIVCLK_DIV2: 分頻輸出時鐘信號，分別為 10Hz、1Hz。這里，假設(shè)上述調(diào)用的元件存放在WORK 庫的程序包 cipher_example 中。因此，密碼器需要含有一個輸入數(shù)字密碼的顯示電路，這里采用 6 個 7段 LED 對輸入的密碼進(jìn)行動態(tài)顯示。密碼器出于死鎖狀態(tài)時，READY 按鍵和 WAIT_T 按鍵是不起任何作用的。密碼器允許密碼輸入錯誤的最大次數(shù)為三次, 口令錯誤次數(shù)超過三次則進(jìn)入死鎖狀態(tài), 并發(fā)出警報(bào)。 數(shù)字按鍵輸入信號 A0～A9，用來進(jìn)行密碼的輸入操作； 外部時鐘信號 CLK，用來作為內(nèi)部操作時鐘和驅(qū)動蜂鳴器； 按鍵輸入信號 READY，用來設(shè)置密碼器的準(zhǔn)備操作狀態(tài)； 按鍵輸入信號 WAIT_T，用來建立密碼器的等待狀態(tài)； 按鍵輸入信號 SETUP，用來恢復(fù)密碼器的等待狀態(tài)； 按鍵輸入信號 OPEN_T， 用來設(shè)置密碼器進(jìn)入到啟動狀態(tài)； 綠燈指示驅(qū)動信號 LED_G,驅(qū)動綠燈顯示； 紅燈指示驅(qū)動信號 LED_R,驅(qū)動紅燈顯示； 蜂鳴器驅(qū)動信號 ALERT，驅(qū)動報(bào)警蜂鳴器； 數(shù)碼管顯示譯碼輸出 A，B，C，D，E，F(xiàn)，G。 數(shù)字密碼器的頂層設(shè)計(jì)密碼器的頂層設(shè)計(jì)由各個子模塊構(gòu)成。接下來計(jì)數(shù)器應(yīng)向控制器發(fā)出反饋信號FULL，這表示控制器已經(jīng)可以進(jìn)入到啟動狀態(tài)?？梢?，6 個十進(jìn)制的密碼分別有24 個端口送入，因此需要使用一個數(shù)據(jù)選擇器來進(jìn)行選擇。由圖可知，整個數(shù)字密碼器系統(tǒng)主要包括分頻模塊、消抖同步模塊、使能電路模塊、密碼預(yù)置模塊、編碼模塊、比較模塊、計(jì)數(shù)器選擇模塊、數(shù)碼管顯示譯碼模塊、指示電路模塊、數(shù)碼管掃描模塊、誤碼模塊和控制器模塊 12 部分。 數(shù)字密碼器的內(nèi)部結(jié)構(gòu)及模塊劃分在數(shù)字電路設(shè)計(jì)中，自頂向下的設(shè)計(jì)方法 [10]的主要思想是對數(shù)字系統(tǒng)進(jìn)行模塊劃分，這樣可以將復(fù)雜的設(shè)計(jì)簡化成相對簡單的模塊設(shè)計(jì)，不同的模塊用來完成數(shù)字系統(tǒng)中某一部分的具體功能。 9數(shù)字密碼器WAIT_TSETUPREADYOPEN_TA5A0A7A1A8A2A9A6A4A3LED_GALERTLED_RGND揚(yáng)聲器外部時鐘 CLK綠燈紅燈7AABCDEFGBCDFGE圖 21 數(shù)字密碼器的系統(tǒng)結(jié)構(gòu)圖在本設(shè)計(jì)中，數(shù)字密碼器的功能描述如下所示：密碼器的工作時鐘由外部晶振來提供，時鐘頻率為 300Hz。2 數(shù)字密碼器的 VHDL 設(shè)計(jì)本次設(shè)計(jì)的數(shù)字密碼器將實(shí)現(xiàn)一般數(shù)字密碼器的基本功能，并且能夠預(yù)置任意位密碼，比一般的四位密碼鎖具有更高的安全可靠性。功能強(qiáng)大，應(yīng)用廣闊。因此，F(xiàn)PGA/CPLD 的設(shè)計(jì)開發(fā)必須利用功能強(qiáng)大的 EDA 工具，通過符合國際標(biāo)準(zhǔn)的硬件描述語言(如 VHDL)來進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品的和開發(fā)。在高可靠應(yīng)用領(lǐng)域，MCU 的缺憾為 FPGA/CPLD 的應(yīng)用留下了很大的用武之地。在+5V 工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA/CPLD 進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊蹋瑢τ?SRAM 結(jié)構(gòu)的 FPGA，其下載編程次數(shù)沒有限制。系統(tǒng)加電時將這些編程數(shù)據(jù)即時寫入可編程器件，從而實(shí)現(xiàn)板級或系統(tǒng)級的動態(tài)配置。編程方法分為在編程器上編程和用下載電纜編程。其內(nèi)部資源是分段互聯(lián)的因而延時不可預(yù)測，只有編程完畢后才能實(shí)際測量。它采用全局金屬互連導(dǎo)線，因而具有較大的延時可預(yù)測性，易于控制時序邏輯，但功耗比較大。FPGA 器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲器工藝，設(shè)計(jì)靈活，集成度高，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗(yàn)證。隨著技術(shù)的進(jìn)步，生產(chǎn)工藝的不斷改進(jìn)，器件規(guī)模不斷擴(kuò)大，邏輯功能不斷增強(qiáng)，各種可編程邏輯器件如雨后春筍般涌現(xiàn)，如 PROM、EPROM 等。從傳統(tǒng)的對電路板的設(shè)計(jì)到現(xiàn)在的基于芯片的設(shè)計(jì)，使得數(shù)字系統(tǒng)設(shè)計(jì)的效率大大提高，產(chǎn)品更新速度大大加快，設(shè)計(jì)周期大大變短。在成功地完成了設(shè)計(jì)描述、綜合優(yōu)化、配置和配置后的時序仿真之后，則可以對器件編程和繼續(xù)進(jìn)行系統(tǒng)設(shè)計(jì)的其他工作。如果時延仿真結(jié)果不能滿足設(shè)計(jì)的要求，就需要重新對 VHDL 原代碼進(jìn)行綜合優(yōu)化，并重新裝配于新的器件之中，或選擇不同速度品質(zhì)的器件。再優(yōu)化了的網(wǎng)絡(luò)表配置到目標(biāo)器件后，從完成的版圖上可以得到連線長短、寬窄的信息，把它們反注到原來的網(wǎng)絡(luò)表，為再次進(jìn)行時序做準(zhǔn)備。在這種情況下，用戶事先在原代碼仿真時所花費(fèi)的時間是毫無意義的，因?yàn)橐坏└淖冊O(shè)計(jì)，還必須重新再做仿真。懂得 EDA 工具中仿真軟件和綜合軟件的大致工作過程，將有助于編寫出優(yōu)秀的代碼。平坦式設(shè)計(jì)則是指所有功能元件均在同一層和同一圖中詳細(xì)進(jìn)行的。(l)應(yīng)決定設(shè)計(jì)方式，設(shè)計(jì)方式一般說來有三種:自頂向下設(shè)計(jì)，自底向上設(shè)計(jì)，平坦式設(shè)計(jì)。此外，由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時，仍可以采用原來的 VHDL 代碼。方便向 ASIC 移植。VHDL 既是 IEEE 承認(rèn)的標(biāo)準(zhǔn)，故 VHDL 的描述可以被不同的 EDA 設(shè)計(jì)工具所支持。可以進(jìn)行與工藝無關(guān)編程。此外，6VHDL 語言可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。 VHDL 的基本特征與其它的硬件描述語言相比，VHDL 具有更強(qiáng)的行為描述能力，能夠避開具體的器件結(jié)構(gòu)，從行為功能上對數(shù)字電路系統(tǒng)設(shè)計(jì)進(jìn)行描述。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。這是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。其特征是電子技術(shù)的應(yīng)用以空前規(guī)模和速度滲透到各行各業(yè)。即使是普通的電子產(chǎn)品的開發(fā)，EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅度提高。 可編程邏輯芯片與上述掩模 ASIC 的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無須 IC 廠家的參與，大大縮短了開發(fā)周期。ASIC按照設(shè)計(jì)方法的不同可分為全定制 ASIC、半定制 ASC 和可編程 ASIC（也稱為可編程邏輯器件） 。任何一個 EDA 系統(tǒng)只要建立了一個符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其他廠商的 EDA 工具一起進(jìn)行設(shè)計(jì)工作。 邏輯綜合優(yōu)化邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計(jì)自動翻譯成門級邏輯的電路描述，做到了設(shè)計(jì)與工藝的獨(dú)立。與傳統(tǒng)的原理圖輸入設(shè)計(jì)方法相比較，硬件描述語言更適合于規(guī)模日益增大的電子系統(tǒng)，它還是進(jìn)行邏輯綜合優(yōu)化的重要工具。下面介紹與 EDA 基本特征有關(guān)的幾個概念 [3]。第三階段 進(jìn)入 20 世紀(jì) 90 年代，隨著硬件描述語言的標(biāo)準(zhǔn)化得到進(jìn)一步的確立，計(jì)算機(jī)輔助工程、輔助分析和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，與此同時電子技術(shù)在通信、計(jì)算機(jī)及4家電產(chǎn)品生產(chǎn)中的市場需求和技術(shù)需求，極大地推動了全新的電子設(shè)計(jì)自動化技術(shù)的應(yīng)用和發(fā)展。而在后期，CAD 的概念已見雛形。它融合多學(xué)科于一體，打破了軟件和硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。EDA 技術(shù)就是指以計(jì)算機(jī)為工作平臺、以 EDA 軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計(jì)語言、以可編程邏輯器件為實(shí)驗(yàn)載體、以 ASIC[1]和 SoC 為設(shè)計(jì)目標(biāo)、以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計(jì)過程。本文設(shè)計(jì)的密碼器采用 6 位密碼, 比一般的四位密碼鎖具有更高的安全可靠性, 應(yīng)用前景十分良好。1基于 VHDL 的數(shù)字密碼器的設(shè)計(jì)【摘　要】 本論文介紹了一種利用 EDA 技術(shù) 和 VHDL 語言，通過自頂向下的設(shè)計(jì)方法對數(shù)字密碼器進(jìn)行設(shè)計(jì)，并在 FPGA 芯片 EPF10K10LC844 上實(shí)現(xiàn)。因此, 采用 FPGA 開發(fā)的數(shù)字系統(tǒng), 不僅具有很高的工作可靠性 , 其升級與改進(jìn)也極其方便。 現(xiàn)代電子設(shè)計(jì)方法—EDA 技術(shù)EDA(Electronic Design Automation)即電子設(shè)計(jì)自動化，它的定義是指利用計(jì)算機(jī)來完成電子系統(tǒng)的設(shè)計(jì)。 EDA 技術(shù)的發(fā)展歷程EDA 技術(shù) [2]不是某一學(xué)科的分支，或某種新的技能技術(shù)，應(yīng)該是一門綜合性學(xué)科。 可編程邏輯技術(shù)及其器件已經(jīng)問世，計(jì)算機(jī)作為一種運(yùn)算工具已在科研