【正文】 還將密碼錯誤次數(shù)計數(shù)器復位為 0。ANC ：輸入到密碼錯誤次數(shù)計數(shù)模塊的密碼錯誤次數(shù)計數(shù)脈沖。DEP ：由比較模塊提供，當它為 1 時，表示輸入的數(shù)字與預置密碼相等。NOTC ：當密碼錯誤次數(shù)達到 3 次時有效，為 1，它將反饋給控制器模塊。VHDL 設(shè)計指示電路模塊的主要元件是 RS 觸發(fā)器，控制器提供的置位和復位信號都應該是低電平有效。 指示電路模塊輸入輸出信號定義圖 215 指示電路模塊圖指示電路模塊的模塊圖如圖 215 所示，模塊的輸入、輸出信號定義如下：1）輸入信號WAIT_L、S_LG、S_LR:由控制器模塊提供的紅綠燈驅(qū)動信號。2）輸出信號DATA：用于提供給數(shù)碼管顯示譯碼模塊的數(shù)據(jù)輸入。前 6 個 LED 將顯示輸入的 6 個密碼，后 2 個 LED 在用來在誤碼狀態(tài)下顯示還可以輸入的密碼次數(shù)。CNP ：計數(shù)器的輸入脈沖信號，上升沿有效。對于編碼器的輸出來說，B4是 MSB，B1 是 LSB。它的輸入有三個，分別為 sss0，由計數(shù)器選擇模塊提供；輸出有為 4 位的 2 進制密碼。2）輸出信號A00～A90：當其為低電平 0 時，表示對應的 A0～A9 有信號輸入。模塊描述在數(shù)字密碼器中，由按鍵方式產(chǎn)生的數(shù)字密碼 A0～AREADY、OPEN_T、WAIT_T、SETUP 的產(chǎn)生時刻和持續(xù)長短是隨機不定的，同時存在因開關(guān)簧片反彈而引起的電平抖動現(xiàn)象，因此必須添加消抖同步模塊，目的是保證系統(tǒng)能捕捉到輸入脈沖，同時保證每按一鍵只形成一個寬度為系統(tǒng)時鐘周期的脈沖。CLK_DIV1 設(shè)為 CLK 的 30 分頻，為 10Hz。這里，假設(shè)上述調(diào)用的元件存放在WORK 庫的程序包 cipher_example 中。密碼器出于死鎖狀態(tài)時，READY 按鍵和 WAIT_T 按鍵是不起任何作用的。 數(shù)字按鍵輸入信號 A0～A9，用來進行密碼的輸入操作； 外部時鐘信號 CLK，用來作為內(nèi)部操作時鐘和驅(qū)動蜂鳴器； 按鍵輸入信號 READY，用來設(shè)置密碼器的準備操作狀態(tài)； 按鍵輸入信號 WAIT_T，用來建立密碼器的等待狀態(tài)； 按鍵輸入信號 SETUP，用來恢復密碼器的等待狀態(tài)； 按鍵輸入信號 OPEN_T， 用來設(shè)置密碼器進入到啟動狀態(tài)； 綠燈指示驅(qū)動信號 LED_G,驅(qū)動綠燈顯示； 紅燈指示驅(qū)動信號 LED_R,驅(qū)動紅燈顯示； 蜂鳴器驅(qū)動信號 ALERT，驅(qū)動報警蜂鳴器； 數(shù)碼管顯示譯碼輸出 A，B，C，D，E，F(xiàn)，G。接下來計數(shù)器應向控制器發(fā)出反饋信號FULL，這表示控制器已經(jīng)可以進入到啟動狀態(tài)。由圖可知，整個數(shù)字密碼器系統(tǒng)主要包括分頻模塊、消抖同步模塊、使能電路模塊、密碼預置模塊、編碼模塊、比較模塊、計數(shù)器選擇模塊、數(shù)碼管顯示譯碼模塊、指示電路模塊、數(shù)碼管掃描模塊、誤碼模塊和控制器模塊 12 部分。 9數(shù)字密碼器WAIT_TSETUPREADYOPEN_TA5A0A7A1A8A2A9A6A4A3LED_GALERTLED_RGND揚聲器外部時鐘 CLK綠燈紅燈7AABCDEFGBCDFGE圖 21 數(shù)字密碼器的系統(tǒng)結(jié)構(gòu)圖在本設(shè)計中，數(shù)字密碼器的功能描述如下所示：密碼器的工作時鐘由外部晶振來提供，時鐘頻率為 300Hz。功能強大，應用廣闊。在高可靠應用領(lǐng)域，MCU 的缺憾為 FPGA/CPLD 的應用留下了很大的用武之地。系統(tǒng)加電時將這些編程數(shù)據(jù)即時寫入可編程器件，從而實現(xiàn)板級或系統(tǒng)級的動態(tài)配置。其內(nèi)部資源是分段互聯(lián)的因而延時不可預測，只有編程完畢后才能實際測量。FPGA 器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機存取存儲器工藝，設(shè)計靈活，集成度高，可無限次反復編程，并可現(xiàn)場模擬調(diào)試驗證。從傳統(tǒng)的對電路板的設(shè)計到現(xiàn)在的基于芯片的設(shè)計，使得數(shù)字系統(tǒng)設(shè)計的效率大大提高，產(chǎn)品更新速度大大加快，設(shè)計周期大大變短。如果時延仿真結(jié)果不能滿足設(shè)計的要求，就需要重新對 VHDL 原代碼進行綜合優(yōu)化，并重新裝配于新的器件之中，或選擇不同速度品質(zhì)的器件。在這種情況下，用戶事先在原代碼仿真時所花費的時間是毫無意義的，因為一旦改變設(shè)計，還必須重新再做仿真。平坦式設(shè)計則是指所有功能元件均在同一層和同一圖中詳細進行的。此外，由于工藝技術(shù)的進步，需要采用更先進的工藝時，仍可以采用原來的 VHDL 代碼。VHDL 既是 IEEE 承認的標準，故 VHDL 的描述可以被不同的 EDA 設(shè)計工具所支持。此外，6VHDL 語言可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。即使是普通的電子產(chǎn)品的開發(fā)，EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅度提高。ASIC按照設(shè)計方法的不同可分為全定制 ASIC、半定制 ASC 和可編程 ASIC（也稱為可編程邏輯器件） 。 邏輯綜合優(yōu)化邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計自動翻譯成門級邏輯的電路描述，做到了設(shè)計與工藝的獨立。下面介紹與 EDA 基本特征有關(guān)的幾個概念 [3]。而在后期，CAD 的概念已見雛形。EDA 技術(shù)就是指以計算機為工作平臺、以 EDA 軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計語言、以可編程邏輯器件為實驗載體、以 ASIC[1]和 SoC 為設(shè)計目標、以電子系統(tǒng)設(shè)計為應用方向的電子產(chǎn)品自動化設(shè)計過程。1基于 VHDL 的數(shù)字密碼器的設(shè)計【摘　要】 本論文介紹了一種利用 EDA 技術(shù) 和 VHDL 語言，通過自頂向下的設(shè)計方法對數(shù)字密碼器進行設(shè)計，并在 FPGA 芯片 EPF10K10LC844 上實現(xiàn)。 現(xiàn)代電子設(shè)計方法—EDA 技術(shù)EDA(Electronic Design Automation)即電子設(shè)計自動化，它的定義是指利用計算機來完成電子系統(tǒng)的設(shè)計。 可編程邏輯技術(shù)及其器件已經(jīng)問世，計算機作為一種運算工具已在科研領(lǐng)域得到廣泛的應用。 EDA 技術(shù)的基本特征EDA 代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。目前最常用的硬件描述語言有 VHDL 和 VerilogHDL，它們都已經(jīng)成為 IEEE 標準。解決這一問題的有效方法就是采用 ASIC 芯片進行設(shè)計。 EDA 技術(shù)的發(fā)展趨勢隨著大規(guī)模集成電路技術(shù)和計算機技術(shù)的不斷發(fā)展，在涉及工業(yè)自動化、計算機應用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中，EDA 技術(shù)的含量正以驚人的速度上升，電子類的高新技術(shù)項目的開發(fā)也日益依賴于 EDA 技術(shù)的應用 [4]。 硬件描述語言（VHDL）簡介EDA 技術(shù)的設(shè)計語言是硬件描述語言 HDL，它采用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式等。自 IEEE 公布了 VHDL 的標準版本，IEEE1076（簡稱 87 版)之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。其范圍之廣是其他 HDL 語言所不能比擬的。VHDL 語言標準、規(guī)范，易于共享和復用。由于 VHDL 是一個成熟的定義型語言，可以確保 ASIC 廠商交付優(yōu)良品質(zhì)的器件產(chǎn)品。而自底向上的處理方法正好相反。因為對于小型設(shè)計，其綜合優(yōu)化、配置花費的時間不多，而且在綜合優(yōu)化之后，往往會發(fā)現(xiàn)為了實現(xiàn)性能目標，將需要修改設(shè)計。因為已經(jīng)得到實際連線引起的時延數(shù)據(jù)，所以仿真結(jié)果能比較精確地未來芯片7的實際性能。從 70 年代第一片可編程邏輯器件 PROM 的誕生到現(xiàn)在的 CPLD/FPGA，數(shù)字系統(tǒng)的設(shè)計發(fā)生了本質(zhì)的變化。在 20 世紀 80 年代中期，美國 Xilinx 公司首先推出了現(xiàn)場可編程門陣列（FPGA） 。FPGA 通常由布線資源分割的可編程邏輯單元(或宏單元)構(gòu)成陣列，又有可編程 UO 單元圍繞陣列構(gòu)成整個芯片。在系統(tǒng)不加電時，編程數(shù)據(jù)存儲在 EPROM、硬或軟盤中。高可靠性。EDA 專家預言，未來的大系統(tǒng)的 FPG 刀 CPLD 設(shè)計僅僅是各類再應用邏輯與 IP 芯核的拼裝，其設(shè)計周期最少僅數(shù)分鐘。下面給出數(shù)字密碼器的系統(tǒng)結(jié)構(gòu)圖 [9]，如圖 21 所示。10控制器 消抖同步電路WAIT_TSETUPREADYOPEN_TC11C22C33C44WAIT_LFULLRESETCNPDATA_INDEPENDUS消抖同步電路使能電路A00A10A20A30A40A50A60A70A80A90A0A1A2A3A4A5A6A7A8A9計數(shù)器 1S0 S1 S2計數(shù)器滿編碼器比較器4 位六選一數(shù)據(jù)選擇器E1B2B3B4數(shù)碼管掃描模塊IN1IN2IN3IN4IN5IN6數(shù)碼管顯示譯碼DATA 1 6……SEL[2..0]a g數(shù)碼管選擇信號圖 22 數(shù)字密碼器的模塊劃分圖LED_GLED_RALERTS_LGS_LRRSRS指示電路模塊綠燈紅燈A01A11A21A31A41A51A61A71A81A91E2 E3 E4B1分頻模塊CLKCLK_DIV1CLK_DIV2計數(shù)器 2ANCNOTC 密碼錯誤次數(shù)達到 3 次根據(jù)本次設(shè)計的數(shù)字密碼器的功能描述，可以進一步將它劃分為如圖 22 所示的結(jié)構(gòu)框圖。如果計數(shù)器的數(shù)值計到 6 時，那么表示 6 個密碼已經(jīng)輸入完畢。圖 23 頂層設(shè)計模塊圖 頂層模塊的輸入輸出由上圖可以給出數(shù)字密碼器的對外接口信號，即輸入和輸出信號。這時，輸入電路中需要設(shè)置一個WAIT_T 按鍵，目的是使密碼器重新進入到等待狀態(tài)。另外，結(jié)構(gòu)體的說明部分還定義了許多中間信號，它們的作用是用來在模塊之間傳遞信息。CLK 時鐘信號還作為蜂鳴器啟動信號和 LED 顯示掃描時鐘信號。 消抖同步模塊消抖同步模塊的輸入、輸出信號定義圖 26 消抖同步模塊圖消抖同步模塊的模塊圖如圖 26 所示，由圖可以得到輸入、輸出信號定義：1）輸入信號CCCC4：分別由 WAIT_T、SETUP、READY、OPEN_T 操作指令得到；AOO～A90：由使能模塊提供；CLK：由分頻模塊輸出的 CLK_DIV1（10Hz）來提供；2）輸出信號C1C2C3C44: 由 WAIT_T、SETUP、READY、OPEN_T 經(jīng)過消抖后產(chǎn)生；A01～A91：有 AOO～A90 經(jīng)過消抖后產(chǎn)生。 使能電路模塊使能電路模塊的輸入、輸出信號定義圖 28 使能電路模塊圖使能電路模塊的模塊圖如圖 28 所示，模塊的輸入、輸出信號定義如下：1）輸入信號A0～A9：由按鍵 0～9 提供；EN ：由控制器模塊提供。密碼器的密碼可以設(shè)置成任意位，這里設(shè)為 6 位，為“654321” 。同時還將輸出 di 信號提供給指示電路模塊用于產(chǎn)生按鍵音。 計數(shù)器選擇模塊輸入輸出信號定義計數(shù)器選擇模塊的模塊圖如圖 212 所示，模塊的輸入、輸出信號定義如下：1）輸入信號RESET：計數(shù)器的復位信號。模塊描述在密碼器中，顯示設(shè)備由 8 個 7 段 LED 組成。18ININ8：剩余密碼輸入次數(shù)顯示輸入信號，由密碼錯誤次數(shù)計數(shù)模塊提供。VHDL 設(shè)計數(shù)碼管掃描模塊的 VHDL 程序為 。根據(jù)圖 22 的模塊劃分圖可以看出，綠燈指示 LED_G 是由控制器模塊提供的置位信號 S_LG 和按下 WAIT_T 鍵時提供的 WAIT_L 信號通過 RS 觸發(fā)器來共同控制的；紅燈是由控制器模塊提供的置位信號 S_LR、信號 WAIT_L 和 BJY 來來共同控制的；蜂鳴裝置 ALERT 是由由控制器模塊提供的置位信號S_LR、信號 WAIT_L、單頻信號 CLK_DIVDI 和 BJY 來共同控制的。2）輸出信號ININ8：用于顯示還可以輸入的密碼次數(shù)。DATA_IN：由編碼模塊提供，表示有密碼輸入。DUS ：輸入到編碼模塊的讀數(shù)脈沖信號。控制器模塊的工作原理如下所示：1）建立等待狀態(tài)建立等待狀態(tài)是指密碼器處于上電、啟動或者報警后的狀態(tài)，這是密碼器并沒有進入到正常的等待狀態(tài)，因此密碼器不會接受除 WAIT_T 信號外的任何輸入信號。如果判斷出按鍵輸入 OPEN_T 信號，那么這是就不符合啟動程序，這是密碼器將轉(zhuǎn)移到報警狀態(tài)，同時還向密碼錯誤次數(shù)計數(shù)模塊發(fā)出 ANC 時鐘，作為密碼錯誤次數(shù)計數(shù)輸入脈沖。根據(jù)上面對控制器模塊的工作原理的描述，可以畫出該模塊的狀態(tài)圖，如圖 218 所示。而有的電路為了滿足關(guān)鍵信號及性能的要求，則要忽略面積占用