【正文】 ?????????????????????????????????????????????????????????22 頂層模塊仿真 ????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????22 編碼模塊仿真 ????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????23 FPGA 驗證 ????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????244 結(jié)束語 ???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????24致謝辭 ????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????24參考文獻 ???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????24附錄 程序 清單 ???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????2531 EDA 技術(shù)概述電子技術(shù)的發(fā)展，特別是專用集成電路（ASIC）設(shè)計技術(shù)的日趨進步和完善，推動了數(shù)字系統(tǒng)的迅猛發(fā)展。傳統(tǒng)的“固定功能集成塊+連線”的設(shè)計方法已不能滿足實際需求，根據(jù)系統(tǒng)功能要求利用現(xiàn)代電子設(shè)計方法—EDA 技術(shù)，采用自上而下的設(shè)計方式，設(shè)計出速度快、體積小、重量輕、功耗低的集成電路已成為必然趨勢。 現(xiàn)代電子設(shè)計方法—EDA 技術(shù)EDA(Electronic Design Automation)即電子設(shè)計自動化，它的定義是指利用計算機來完成電子系統(tǒng)的設(shè)計。EDA 技術(shù)就是指以計算機為工作平臺、以 EDA 軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計語言、以可編程邏輯器件為實驗載體、以 ASIC[1]和 SoC 為設(shè)計目標、以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計過程。在現(xiàn)代電子設(shè)計技術(shù)領(lǐng)域中，EDA 技術(shù)已成為主要的設(shè)計手段。采用 EDA技術(shù)可以縮短電系統(tǒng)設(shè)計的開發(fā)周期，極大地提高了工作效率。 EDA 技術(shù)的發(fā)展歷程EDA 技術(shù) [2]不是某一學科的分支，或某種新的技能技術(shù)，應(yīng)該是一門綜合性學科。它融合多學科于一體，打破了軟件和硬件間的壁壘，使計算機的軟件技術(shù)與硬件實現(xiàn)、設(shè)計效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。就過去近 30 年的電子技術(shù)的發(fā)展歷程，可大致將EDA 技術(shù)的發(fā)展分為三個階段。第一階段 20 世紀 70 年代，集成電路制作方面， MOS 工藝已得到廣泛的應(yīng)用。 可編程邏輯技術(shù)及其器件已經(jīng)問世，計算機作為一種運算工具已在科研領(lǐng)域得到廣泛的應(yīng)用。而在后期，CAD 的概念已見雛形。這一階段人們開始利用計算機取代手工勞動，輔助進行集成電路版圖編輯、PCB 布局布線等工作。第二階段 20 世紀 80 年代，集成電路設(shè)計進入了 CMOS(互補場效應(yīng)管)時代。 復雜可編程邏輯器件已進入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計軟件也已投入使用，而在 80 年代末，出現(xiàn)了 FPGA，CAE 和 CAD 技術(shù)的應(yīng)用更為廣泛，它們在 PCB 設(shè)計方面的原理圖輸入、自動布局布線及 PCB 分析，以及邏輯設(shè)計、邏輯仿真、布爾方程綜合和化簡等方面擔任了重要的角色，特別是各種硬件描述語言的出現(xiàn)、應(yīng)用和標準化方面的重大進步，為電子設(shè)計自動化必須解決的電路建模、標準文檔及仿真測試奠定了基礎(chǔ)。第三階段 進入 20 世紀 90 年代，隨著硬件描述語言的標準化得到進一步的確立，計算機輔助工程、輔助分析和輔助設(shè)計在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，與此同時電子技術(shù)在通信、計算機及4家電產(chǎn)品生產(chǎn)中的市場需求和技術(shù)需求，極大地推動了全新的電子設(shè)計自動化技術(shù)的應(yīng)用和發(fā)展。特別是集成電路設(shè)計工藝步入了超深亞微米階段，百萬門以上的大規(guī)模 ASIC 設(shè)計技術(shù)的應(yīng)用，促進了EDA 技術(shù)的形成。更為重要的是各 EDA 公司致力于兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的EDA 工具軟件的研究,都有效地將 EDA 技術(shù)推向成熟。 EDA 技術(shù)的基本特征EDA 代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。下面介紹與 EDA 基本特征有關(guān)的幾個概念 [3]。 〝自頂向下〞的設(shè)計方法“自頂向下”的設(shè)計方法首先從系統(tǒng)級設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計；在方框圖級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述；在功能級進行驗證，然后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰?“Topdown”設(shè)計方法有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計中的錯誤，提高設(shè)計的一次成功率，因而在現(xiàn)代 EDA 系統(tǒng)中被廣泛采用。 硬件描述語言(HDL)用硬件描述語言進行電路與系統(tǒng)的設(shè)計是當前 EDA 技術(shù)的一個重要特征。與傳統(tǒng)的原理圖輸入設(shè)計方法相比較，硬件描述語言更適合于規(guī)模日益增大的電子系統(tǒng)，它還是進行邏輯綜合優(yōu)化的重要工具。硬件描述語言使得設(shè)計者在比較抽象的層次上描述設(shè)計的結(jié)構(gòu)和內(nèi)部特征。它的突出優(yōu)點是：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復用和繼承等。目前最常用的硬件描述語言有 VHDL 和 VerilogHDL，它們都已經(jīng)成為 IEEE 標準。 邏輯綜合優(yōu)化邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計自動翻譯成門級邏輯的電路描述，做到了設(shè)計與工藝的獨立。優(yōu)化則是對于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果替代一些復雜的邏輯電路單元，根據(jù)指定的目標庫映射成新的網(wǎng)表。 開放性和標準化框架是一種軟件平臺結(jié)構(gòu)，它為 EDA 工具提供了操作環(huán)境?？蚣艿年P(guān)鍵在于提供與硬件平臺無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計數(shù)據(jù)和設(shè)計流程的管理等，此外還應(yīng)包括各種與數(shù)據(jù)庫相關(guān)的服務(wù)項目。任何一個 EDA 系統(tǒng)只要建立了一個符合標準的開放式框架結(jié)構(gòu)，就可以接納其他廠商的 EDA 工具一起進行設(shè)計工作。這樣，框架作為一套使用和配置 EDA 軟件包的規(guī)范，就可以實現(xiàn)各種EDA 工具間的優(yōu)化組合，并集成在一個易于管理的統(tǒng)一的環(huán)境之下，實現(xiàn)資源共享。ASIC 設(shè)計現(xiàn)代電子產(chǎn)品的復雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用 ASIC 芯片進行設(shè)計。ASIC按照設(shè)計方法的不同可分為全定制 ASIC、半定制 ASC 和可編程 ASIC（也稱為可編程邏輯器件） 。 設(shè)計全定制 ASIC 芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由 m 廠家去進行格模制造，做出產(chǎn)品。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。 半定制 ASIC 芯片的版圖設(shè)計方法分為門陣列設(shè)計法和標準單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。 可編程邏輯芯片與上述掩模 ASIC 的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片，無須 IC 廠家的參與，大大縮短了開發(fā)周期。 可編程邏輯器件自 70 年代以來，經(jīng)歷了 PAL、GAL、CPLD、FPGA 幾個發(fā)展階段，其中 CPLD／FPGA5高密度可編程邏輯器件，目前集成度已高達 200 萬門／片，它將格模 ASC 集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當市場擴大時，它可以很容易地轉(zhuǎn)由掩模 ASIC 實現(xiàn)，因此開發(fā)風險也大為降低。 上述 ASIC 芯片，尤其是 CPLD／FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。 EDA 技術(shù)的發(fā)展趨勢隨著大規(guī)模集成電路技術(shù)和計算機技術(shù)的不斷發(fā)展，在涉及工業(yè)自動化、計算機應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中，EDA 技術(shù)的含量正以驚人的速度上升，電子類的高新技術(shù)項目的開發(fā)也日益依賴于 EDA 技術(shù)的應(yīng)用 [4]。即使是普通的電子產(chǎn)品的開發(fā)，EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅度提高。所以 EDA 技術(shù)將成為電子設(shè)計領(lǐng)域中的極其重要的組成部分。電子設(shè)計專家認為，單片機時代己經(jīng)結(jié)束，未來將是 EDA 的時代。隨著微電子技術(shù)的飛速進步，電子學進入了一個嶄新的時代。其特征是電子技術(shù)的應(yīng)用以空前規(guī)模和速度滲透到各行各業(yè)。各行業(yè)對自己專用集成電路(ASIC)的設(shè)計要求日趨迫切，可編程器件的廣泛應(yīng)用，為各行業(yè)的電子系統(tǒng)設(shè)計工程師自行開發(fā)本行業(yè)專用的 ASIC 提供了技術(shù)和物質(zhì)條件。與單片機系統(tǒng)開發(fā)相比，利用 EDA 技術(shù)對 FPGA/CPLD 的開發(fā)，通常是一種借助于軟件的純硬件開發(fā)，可以通過這種途徑進行專用 ASIC 開發(fā)，而最終的 ASIC 芯片，可以是 FPGA/CPLD，也可以是專制的門陣列掩模芯片，F(xiàn)PGA/CPLD 起到了硬件仿真 ASIC 芯片的作用。 硬件描述語言（VHDL）簡介EDA 技術(shù)的設(shè)計語言是硬件描述語言 HDL，它采用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式等。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計自動化（EDA）工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路 ASIC 或現(xiàn)場可編程門陣列 FPGA 自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。 VHDL 的產(chǎn)生與發(fā)展美國于 1981 年提出了一種新的、標準化的 HDL，稱之為 VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，簡稱 VHDL。這是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進行仿真，再自動綜合到門級電路，最后用 PLD 實現(xiàn)其功能。1987 年底，VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 。自 IEEE 公布了 VHDL 的標準版本，IEEE1076（簡稱 87 版)之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993 年，IEEE 對VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標準的 10761993 版本， （簡稱 93 版） ?，F(xiàn)在，VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL 和 Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 VHDL 的基本特征與其它的硬件描述語言相比，VHDL 具有更強的行為描述能力，能夠避開具體的器件結(jié)構(gòu)，從行為功能上對數(shù)字電路系統(tǒng)設(shè)計進行描述。VHDL 具有如下的基本特征：設(shè)計功能強、方法靈活、支持廣泛。VHDL 語言可以支持自上而下的設(shè)計方法，它具有功能強大的語言結(jié)構(gòu)，可用簡潔明確的代碼描述來進行復雜控制邏輯的設(shè)計，可碩士學位論文緒論以支持同步電路、異步電路、以及其他隨機電路的設(shè)計。其范圍之廣是其他 HDL