【正文】 電平完成。 時(shí)、分、秒計(jì)數(shù)器電路 （ 1）原理 時(shí)、分、秒計(jì)數(shù)器電路有相似的地方，用兩個(gè) 74LS161 組成一個(gè)二十四進(jìn)制計(jì)數(shù)器，顯示 0~23 時(shí)。由分計(jì)數(shù)器送來(lái)的進(jìn)位脈沖送入時(shí)個(gè)位計(jì)數(shù)器，計(jì) 10小時(shí)清零并向時(shí)十位計(jì)數(shù)器送進(jìn)位脈沖，當(dāng)十位輸出為二，個(gè)位輸出為四時(shí)將整個(gè)電路清零并向下一級(jí)的星期顯示電路送進(jìn)位脈沖。本電路也可理解為用兩個(gè) 10 74LS161 組成一個(gè)一百進(jìn)制計(jì)數(shù)器顯示 0~99，當(dāng)計(jì)數(shù)到 24 是將整個(gè)電路清零。 時(shí)、分、秒計(jì)數(shù)器都需要用譯碼電路和 LED 數(shù)碼管進(jìn)行譯碼和顯示。時(shí)、分、秒計(jì)數(shù) 器電路如圖 所示。 圖 時(shí)、分、秒計(jì)數(shù)器電路 時(shí)、分、秒電路部分代碼如下： library ieee。 use 。 use 。 entity second is port(clk:in std_logic。 reset:in std_logic。 setmin:in std_logic。 enmin:out std_logic。 daout:out std_logic_vector(6 downto 0))。 end entity second。 architecture art of second is signal count:std_logic_vector(6 downto 0)。 11 signal enmin_1,enmin_2:std_logic。 begin daout=count。 enmin_2=(setmin and clk)。 enmin=(enmin_1 or enmin_2)。 process(clk,reset,setmin) begin if(reset=39。039。)then count=0000000。 enmin_1=39。039。 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001) then if(count1660)then if(count=101101)then enmin_1=39。139。count=0000000。 else count=count+7。 end if。 else count=0000000。 end if。 elsif (count1660)then count=count+1。 enmin_1=39。039。 else count=0000000。enmin_1=39。039。 end if。 end if。 end process。 12 end art。 4 系統(tǒng)仿真 秒表計(jì)數(shù)器電路仿真圖如圖 :將標(biāo)準(zhǔn)秒信號(hào)送入“秒計(jì)數(shù)器”，“秒計(jì)數(shù)器”采用 60 進(jìn)制計(jì)數(shù)器，每累計(jì) 60 秒發(fā)出一個(gè)“分脈沖”信號(hào)，該信號(hào)將作為“分計(jì)數(shù)器”的時(shí)鐘脈沖。 圖 秒計(jì)數(shù)器電路仿真圖 2 小時(shí)計(jì)數(shù)器電路仿真圖 時(shí)計(jì)數(shù)器電路仿真圖如圖 ：“時(shí)計(jì)數(shù)器”采用 24 進(jìn)制計(jì)時(shí)器，可實(shí)現(xiàn)對(duì)一天24 小時(shí)的累計(jì)。每累計(jì) 24 小時(shí)，發(fā)出一個(gè)“星期脈沖”信號(hào)，該信號(hào)將被送到“星期計(jì)數(shù)器”， 13 圖 小時(shí)計(jì)數(shù)器電路仿真圖 3 分計(jì)數(shù)器電路仿真圖 分計(jì)數(shù)器電路仿真圖如圖 ：“分計(jì)數(shù)器”也采用 60 進(jìn)制計(jì)數(shù)器，每累計(jì) 60分鐘，發(fā)出一個(gè)“時(shí)脈沖”信號(hào)，該信號(hào)將被送到“時(shí)計(jì)數(shù)器”。 圖 分計(jì)數(shù)器電路仿真圖 14 結(jié)束語(yǔ) 通過(guò)兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù) —— 數(shù)字鐘的設(shè)計(jì)與制作。通過(guò) 本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知 識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類(lèi)似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。 課程設(shè)計(jì)中要求要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過(guò)這次設(shè)計(jì)和設(shè)計(jì)中遇到的問(wèn)題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用 VHDL 的過(guò)程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件（ C語(yǔ)言）順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用 VHDL 硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了 電路 設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤 ,降低了開(kāi)發(fā)成本，這種設(shè)計(jì)方法必將在未來(lái)的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來(lái)越重要的作用。 15 致 謝 本課程設(shè)計(jì)在選題和設(shè)計(jì)過(guò)程中得到了肖曉麗老師的悉心指導(dǎo)，肖老師多次詢問(wèn)課程設(shè)計(jì)進(jìn)程，并多次指導(dǎo)我對(duì)課程設(shè)計(jì)進(jìn)行修改，幫助我完善了該課程設(shè)計(jì)。在此對(duì)肖老師表示衷心的感謝。 16 參 考文獻(xiàn) [1] 楊剛 VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì) 北京 ：電子工業(yè)出版社 2020 [2] 曾繁泰 VHDL 程序設(shè)計(jì) 北京 ： 清華大學(xué)出版社 2020 [3] 黃仁欣 DEA 技術(shù)使用教程 北京：清華大學(xué)出版社 2020 [4] 曹欣燕 DEA 技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) 北京：清華大學(xué)出版社 2020 17 附 錄 VHDL 源程序： library ieee。 use 。 use 。 entity second is port(clk:in std_logic。 reset:in std_logic。 setmin:in std_logic。 enmin:out std_logic。 daout:out std_logic_vector(6 downto 0))。 end entity second。 architecture art of second is signal count:std_logic_vector(6 downto 0)。 signal enmin_1,enmin_2:std_logic。 begin daout=count。 enmin_2=(setmin and clk)。 enmin=(enmin_1 or enmin_2)。 process(clk,reset,setmin) 18 begin if(reset=39。039。)then count=0000000。 enmin_1=39。039。 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001) then if(count1660)then if(count=101101)then enmin_1=39。139。count=0000000。 else count=count+7。 end if。 else count=0000000。 end if。 elsif (count1660)then count=count+1。 enmin_1=39。039。 else count=0000000。enmin_1=39。039。 end if。 end if。 end process。 end art。 VHDL 源程序： library ieee。 use 。 use 。 entity minute is 19 port(clk:in std_logic。 clks:in std_logic。 reset:in std_logic。 sethour:in std_logic。 enhour:out std_logic。 daout:out std_logic_vector(6 downto 0))。 end entity minute。 architecture art of minute is signal count:std_logic_vector(6 downto 0)。 signal enhour_1,enhour_2:std_logic。 begin daout=count。 enhour_2=(sethour and clks)。 enhour=(enhour_1 or enhour_2)。 process(clk,reset,sethour) begin if(reset=39。039。)then count=0000000。 enhour_1=39。039。 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001) then if(count1660)then if(count=101101)then enhour_1=39。139。 count=0000000。 else count=count+7。 enhour_1=39。039。 end if。 else 20 count=0000000。 end if。 elsif (count1660)then count=count+1。 enhour_1=39。039。after 100 ns。 else count=0000000。enhour_1=39。039。 end if。 end if。 end process。 end art。 VHDL 源程序： library ieee。 use 。 use 。 entity hour is port(clk:in std_logic。 reset:in std_logic。 daout:out std_logic_vector(5 downto 0))。 end entity hour。 architecture art of hour is signal count:std_logic_vector(5 downto 0)。 begin daout=count。 process(clk,reset) begin if(reset=39。039。)then count=000000。 21 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001) then if(count1623)then count=count+7。 else count=000000。 end if。 elsif (count1623)then count=count+1。 else count=000000。 end if。 end if。 end process。 end art。 14 大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 撰寫(xiě)規(guī)范 本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究?jī)r(jià)值和實(shí)用價(jià)值的學(xué)