【正文】 和時序電路。 因此，我們此次設計與制做數(shù)字鐘就是為了了解數(shù)字鐘的原理，從而學會制作數(shù)字鐘 .而且通過數(shù)字鐘的制作進一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實用方法 .且由于數(shù)字鐘包括組合邏輯電路和時敘電路 .通過它可以進一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法 . 第一章概論 1 .1課程背景 FPGA 系統(tǒng)設計初級班培訓課程主要幫助學員盡快掌握 CPLD/FPGA 的開發(fā)流程和設計方法，以工程實踐為例，循序漸進的學習 FPGA 的集成開發(fā)環(huán)境，開發(fā)流程以及硬件電路設計等知識。每次課程都配有相關實戰(zhàn)訓練，每個實戰(zhàn)訓練題目都可以在紅色颶風 II 代的 FPGA 硬件平臺上進行下載驗證。通過實戰(zhàn)，學員可以更好的理解消化課堂知識，工程實踐水平會得到迅速提高。 課程目標 迅速掌握和使用 CPLD/FPGA 數(shù)字系統(tǒng)開發(fā)工具、開發(fā)流程，能夠獨立進行初步的 FPGA 系統(tǒng)設計。經(jīng)過培訓，學員可以掌握 HDL 語言的初步開發(fā)能力，并且解決 FPGA 產(chǎn)品開發(fā)過程中的常見問題，掌握基于 FPGA 的嵌入式系統(tǒng)（ NIOSII）的設計和調(diào)試方法。 第 2 章開發(fā)工具簡介 3. 1EDA 技術 EDA 是電子設計自動化（ Electronic Design Automation）縮寫，是 90 年代初從 CAD（計算機輔助設計）、 CAM（計算機輔助制造）、 CAT（計算機輔助測試）和 CAE（計算機輔助工程） 的概念發(fā)展而來的。 EDA 技術是以計算機為工具，根據(jù)硬件描述語言 HDL（ Hardware Description language）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的 EDA 工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設計者在 EDA 平臺上完成的針對某個系統(tǒng)項目的 HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。綜合器在工作前，必 須給定所要實現(xiàn)的硬件結構參數(shù)，它的功能就是將軟件描述與給定的硬件結構用一定的方式聯(lián)系起來。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉換低級的、可與目標器件 FPGA/CPLD相映射的網(wǎng)表文件。 適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標器件中，產(chǎn)生最終的下載文件，如 JED 文件。適配所選定的目標器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標器件系列。 硬件描述語言 HDL 是相對于一般的計算機軟件語言，如： C、 PASCAL 而言的。HDL 語言使用與 設計硬件電子系統(tǒng)的計算機語言，它能描述電子系統(tǒng)的邏輯功能、電路結構和連接方式。設計者可利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī)定器件結構特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制 FPGA 和 CPLD 內(nèi)部結構，并實現(xiàn)相應邏輯功能的的門級或更底層的結構網(wǎng)表文件或下載文件。目前，就 FPGA/CPLD 開發(fā)來說，比較常用和流行的 HDL 主要有ABELHDL、 AHDL 和 VHDL。 3. 2 硬件描述語言 — VHDL VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE標準的 10761993 版本，（簡稱 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中， VHDL 于 Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。 VHDL 主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件， 一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設計的基本點。應用 VHDL 進行工程設計的優(yōu)點是多方面的。 (1) 與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證 。 (2) VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。 (3) VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 (4)對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉變成門級網(wǎng)表。 (4) VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結 構，也不必管理 最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。 3. 3 VHDL 的設計流程 (1) 設計輸入根據(jù)電路設計所提出的要求，將程序輸入到 VHDL 編輯器中去編輯。 (2) 功能級模擬用