【正文】 速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和 電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（ electronic design automatic, EDA）技術(shù)。 集成電路是隨著計(jì)算機(jī)技術(shù)的發(fā)展而不斷進(jìn)步 ， 1946年 2月 15日世界上第一臺(tái)通用電子數(shù)字計(jì)算機(jī)使用了 18000個(gè)電子管 ， 1500個(gè)繼電器以及其他器件 ， 安裝在面積為 9*15平方米的室內(nèi) 。 在 20世紀(jì) 50年代中期第二代電子計(jì)算機(jī)問世 ,它是以晶體管代替了電子管 ， 此時(shí)第一個(gè)集成電路誕生了 ， 它包括一個(gè)晶體管 ,兩個(gè)電阻和一個(gè)電阻 。電容的組合。 后來(lái)集成電路工藝日趨完 善 ， 大部分電路元件都已經(jīng)以集成電路的形式出現(xiàn) ， 甚至在約 1平方厘米的芯片上 ， 就可以集成上百萬(wàn)個(gè)電子元件 。 在 1967年和 1977年 ， 分別出現(xiàn)了大規(guī)模集成電路和超大規(guī)模集成電路 ， 不斷的完善和改進(jìn)計(jì)算機(jī)的性能與規(guī)模。 計(jì)算機(jī)尤其是以微細(xì)加工技術(shù)支持的微型計(jì)算機(jī)技術(shù)飛速發(fā)展，其應(yīng)用滲透到了各行各業(yè)。以單片機(jī)、嵌入式處理器、數(shù)字信號(hào)處理器（ DSP）為核心的計(jì)算機(jī)系統(tǒng)，以其軟硬件可裁剪、高度的實(shí)時(shí)性、高度的可靠性、功能齊全、低功耗、適應(yīng)面廣等諸多優(yōu)點(diǎn)而得到極為廣泛的應(yīng)用。目前計(jì)算機(jī)硬件技術(shù)向巨型化、微型化和單片機(jī)化三個(gè)方 向告訴發(fā)展。自 1975年美國(guó)德州儀器公司（ Texas Instruments）第一塊微型計(jì)算機(jī)芯片 TMS1000問世以來(lái)，在短短的 20年間， EDA技術(shù)已發(fā)展成為計(jì)算機(jī)領(lǐng)域一個(gè)非常有前途的分之，它有自己的技術(shù)特征、規(guī)范和應(yīng)用領(lǐng)域。 EDA是自動(dòng)控制系統(tǒng)的核心部件，主要用于工業(yè)控制、智能化儀器儀表、家用電器中。它具有體積小、性能突出可靠性高（某些方面的性能指標(biāo)大大優(yōu)于通用微機(jī)中央處理器）、價(jià)格低廉等一系列優(yōu)點(diǎn)，應(yīng)用領(lǐng)域不斷擴(kuò)大，除了工業(yè)控制、智能化儀表、通信、家用電器外，在智能化高檔電子玩具產(chǎn)品中也大量采用 FPGA西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 2 芯片作為核心控制部件，已經(jīng)滲入到人們工作和生活的各個(gè)角落，有力地推動(dòng)了各行業(yè)的技術(shù)改造和產(chǎn)品的更新?lián)Q代，前景廣闊。 本設(shè)計(jì)采用的 VHDL是一種全方位的硬件描述語(yǔ)言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來(lái)越廣泛。 ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。而 FPGA是特殊的 ASIC芯片，與其他的 ASIC芯片相比，它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先 進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)。 在控制系統(tǒng)中，鍵盤是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所設(shè)置的功能。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過(guò)程。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。但無(wú)論有無(wú)編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所 有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。 選題背景 本節(jié)將從 FPGA 嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過(guò)對(duì)該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于 FPGA 的芯片系統(tǒng)與設(shè)計(jì) ——數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)的必要性。 課題相關(guān)技術(shù)的發(fā)展 當(dāng)今電子產(chǎn)品正向功能多元化 ， 體積最小化 ， 功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低 .同時(shí)西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 3 廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技 術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 美國(guó) ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上 Quartus II 開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計(jì)。 電子設(shè)計(jì)自動(dòng)化技術(shù) 以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子 系統(tǒng)到硬 件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn)，邏輯分割，邏輯映射，編程下載等工作， 最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 本設(shè)計(jì)利用 VHDL 硬件描述語(yǔ)言結(jié)合可編程邏輯器件進(jìn)行的，并通過(guò)數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī) 、 FPGA 等 ， 利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué) 、方便、新穎、有趣、 直觀 、設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高、理論與實(shí)踐結(jié)合緊密、體積小、容量大、 I/O 口豐富、 易編程和加密等特點(diǎn)，并且它還具有開放的界面，豐富的設(shè)計(jì)庫(kù)，模塊化的工具以及 LPM 定制等優(yōu)良性能，應(yīng)用非常 方便。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。 課題研究的必要性 現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。可以毫不夸張的說(shuō)，電子技術(shù)的應(yīng)用無(wú)處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。因此我們需要一個(gè)定時(shí)系統(tǒng)來(lái)提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來(lái)了極大的方便。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù) 字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 4 設(shè)計(jì)功能要求 能按時(shí)鐘功能進(jìn)行小時(shí)、分鐘、秒計(jì)時(shí)，并顯示時(shí)間及調(diào)整時(shí)間，能整點(diǎn)報(bào)時(shí)，定點(diǎn)報(bào)時(shí)，使用 4個(gè)數(shù)碼管，能切換顯示。 基本功能： （ 1）時(shí)的計(jì)時(shí)要求為 24進(jìn)制，分和秒的計(jì)時(shí)要求為 60進(jìn)制 （ 2）準(zhǔn)確計(jì)時(shí)，以數(shù)字形式顯示時(shí)，分，秒的時(shí)間 （ 3）校時(shí)時(shí)間 擴(kuò)展功能： （ 1）定時(shí)鬧鈴控制； （ 2）校園打鈴功能； 課題研究的內(nèi)容 本設(shè)計(jì)主要研究基于 FPGA 的數(shù)字鐘，要 求時(shí)間以 24 小時(shí)為一個(gè)周期 ， 顯示時(shí)、分、秒。具有校時(shí) 以及報(bào)時(shí)功能，可以對(duì)時(shí)、分及秒進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間， 校對(duì)時(shí)間由 4 個(gè) 鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。 另外，本系統(tǒng)還具有定時(shí)鬧鐘和校園打鈴功能，可以在任意時(shí)間響鬧鈴，同時(shí)分別按照規(guī)定好的春季和夏季作息時(shí)間響鈴。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 5 2 FPGA 開發(fā)流程 簡(jiǎn)介 FPGA 概述 FPGA是現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array）的簡(jiǎn) 稱 ， 與 之 相 應(yīng) 的 CPLD 是 復(fù) 雜 可 編 程 邏 輯 器 件 （ Complex Programmable Logic Device）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。 CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡(jiǎn)單的 74電路。它如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB完成以后，利用 CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用 CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得 CPLA/FPGA技術(shù)在 20世紀(jì) 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語(yǔ)言 HDL的進(jìn)步。 FPGA 基本結(jié)構(gòu) FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。 FPGA一般由 3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器 SRAM 組成。這 3 種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block）、輸入 /輸出模塊（ input/output block I/O Block）和互連資源（ IR—Interconnect Resource）。可編程邏輯模塊 CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 6 資源包括各種長(zhǎng)度的連接線段和一些可編程連接開關(guān)，它們將各個(gè)CLB之間或 CLB、 IOB之間以及 IOB之間連接起來(lái)，構(gòu)成特定功能的電路。 FPGA的主要 組成部分。圖 21是 CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 CLB中 3個(gè)邏輯函數(shù)發(fā)生器分別是 G、 F和 H，相應(yīng)的輸出是 G’ 、 F’和 H’。 G有 4個(gè)輸入變量 G G G3和 G4； F也有 4個(gè)輸入變量 F F F3和F4。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn) 4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器 H有 3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出 G’和 F’，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出H1。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn) 3輸入變量的各種組合函數(shù)。這 3個(gè)函數(shù)發(fā)生器結(jié)合起來(lái)，可實(shí) 現(xiàn)多達(dá) 9變量的邏輯函數(shù)。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過(guò)對(duì) CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器 G、 F和 H的輸出可以連接到 CLB輸出端 X或 Y，并用來(lái)選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。 CLB中的邏輯函數(shù)發(fā)生器 F和 G均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。 F和 G的輸入等效于 ROM的地址碼，通過(guò)查找 ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器 F和 G還 可以作為器件內(nèi)高速 RAM或小的可讀寫存儲(chǔ)器使用，它由信號(hào)變換電路控制。 /輸出模塊 IOB。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成。 每個(gè) IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。當(dāng) IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 7 圖 21 CLB基本結(jié)構(gòu) 時(shí)幾納秒（或者不延時(shí) ）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過(guò)編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB陣列的 I1和 I2是來(lái)自輸入緩沖器，還是來(lái)自觸發(fā)器。 當(dāng) IOB控制的引腳被定義為輸出時(shí)， CLB陣列的輸出信號(hào) OUT也可以有兩條傳輸途徑：一條是直接經(jīng) MUX送至輸出緩沖器，另一條是先存入輸出通路 D觸發(fā)器，再送至輸出緩沖器。 IOB輸出端配有兩只 MOS管，它們的柵極均可編程，使 MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通 Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。 IR?？删幊袒ミB資源 IR可以將 FPGA內(nèi)部的CLB和 CLB之間、 CLB和 IOB之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。 IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。 CLB CLB CLB CLB CLB CLB B CLB CLB CLB CLB CLB CLB CLB CLB CLB B CLB CLB CLB 可編程開關(guān)矩 輸入輸出模塊 互連資源 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 8 FPGA 系統(tǒng)設(shè)計(jì)流程 一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下， 利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。 CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖 22所示。 系統(tǒng)劃分 錯(cuò)誤 !未找到引用源。 編譯器 錯(cuò)誤 !未找到引用源。 代碼級(jí)功能仿真 錯(cuò)誤 !未找到引用源。