基于vhdl的數(shù)字電子鐘的設(shè)計(jì)-文庫(kù)吧
2025-10-07 03:16 本頁(yè)面
【正文】 號(hào)， SETMIN— 分加 1信號(hào)， SETHOUR— 秒加 1信號(hào) 輸出： SECOND_DAOUT— 秒輸出， MINUTE_DAOUT— 分輸出， HOUR_DAOUT— 時(shí)輸出 時(shí)序仿真：程序主要運(yùn)用計(jì)數(shù)器完成，在時(shí)鐘 脈沖的作用下，完成時(shí)鐘功能，由時(shí)序圖可以看出每一個(gè)時(shí)鐘脈沖上升沿秒加 1，當(dāng)接收到 reset 信號(hào)，即 reset為高電平，所有計(jì)數(shù)為零，并重新計(jì)數(shù)， setmin 和 sethour 可以完成調(diào)節(jié)時(shí)鐘功能，都是高電平調(diào)節(jié)，每來(lái)一個(gè)脈沖，相應(yīng)的時(shí)或分加 1。 邏輯功能圖： 六 .設(shè)計(jì)過(guò)程 （一） 軟件設(shè)計(jì)： 模塊：用來(lái)對(duì)秒進(jìn)行計(jì)時(shí)，當(dāng)記到計(jì)數(shù)器的低四位為 1001 時(shí)，若高三位不是 101 時(shí)，則秒計(jì)數(shù)器加 7，目的是使計(jì)數(shù)值變?yōu)?BCD碼。若高三位是 101時(shí)，則有一進(jìn)位。當(dāng)計(jì)數(shù)器的低四位不為 1001 時(shí)，計(jì)數(shù)器加 1。 SECOND 模塊給MINUTE 的時(shí)鐘由 SETMINUTE 和它本身記到 60的進(jìn)位兩部分組成。 SECOND 模塊源程序如下： library ieee。 use 。 use 。 entity second is port(clk,reset,setmin:in std_logic。 enmin:out std_logic。 daout:out std_logic_vector(6 downto 0) )。 end entity second。 architecture fun of second is signal count:std_logic_vector(6 downto 0)。 signal enmin_1,enmin_2:std_logic。 begin daout=count。 enmin_2=(setmin and clk)。 enmin=(enmin_1 or enmin_2)。 process(clk,reset,setmin) begin if(reset=39。139。)then count=0000000。 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enmin_1=39。139。count=0000000。 else count=count+7。 end if。 else count=0000000。 end if。 elsif(count1660)then count=count+1。 enmin_1=39。039。after 100 ns。 else count=0000000。 end if。 end if。 end process。 end fun。 模塊：用來(lái)對(duì)分進(jìn)行計(jì)時(shí)，當(dāng)記到計(jì)數(shù)器的低四位為 1001 時(shí)，若高三位不是 101 時(shí)，則分計(jì)數(shù)器加 7，目的是使計(jì)數(shù)值變?yōu)?BCD碼。若高三位是 101時(shí)，則有一進(jìn)位。當(dāng)計(jì)數(shù)器的低四位不為 1001 時(shí)，計(jì)數(shù)器加 1。 MINUTE 模塊的時(shí)鐘由 SETMIN 和 SECOND 記到 60的進(jìn)位兩部分組成。 MINUTE 模塊源程序如下： library ieee。 use 。 use 。 entity minute is port(clk,reset,clk1,sethour:in std_logic。 enhour:out std_logic。 daout:out std_logic_vector(6 downto 0) )。 end entity minute。 architecture fun of minute is signal count:std_logic_vector(6 downto 0)。 signal enhour_1,enhour_2:std_logic。 begin daout=count。 enhour_2=(sethour and clk1)。 enhour=(enhour_1 or enhour_2)。 process(clk,reset,sethour) begin if(reset=39。139。)then count=0000000。 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001)then if(count1660)then if(count=1011001)then enhour_1=39。139。count=0000000。 else count=count+7。 end if。 else count=0000000。
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