基于vhdl的數(shù)字電子鐘的設計-wenkub
2022-11-21 03:16:38 本頁面
【正文】 分 ”“ 秒 ” 顯示數(shù)字進行校時調整的。 ２．端口引腳名稱 輸入 ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ 輸出 ｓｅｃｏｎｄ — ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ， ｈｏｕｒ－ｄａｏｕｔ 五．設計原理圖 cl kr e se tse t m i ne n m i nd a o u t [ 6 . . 0 ]cl kcl k 1r e se tse t h o u renhourd a o u t [ 6 . . 0 ]cl kr e se td a o u t [ 5 . . 0 ]s e co n d : u 1h o u r: u 3cl kre s e ts e t m i ns e t h o u rs e co n d _ d a o u t [ 6 . . 0 ]m i n u t e _ d a o u t [ 6 . . 0 ]h o u r_ d a o u t [ 5 . . 0 ]m i n u t e : u 2 輸入： CLK— 時鐘脈沖， RESET— 復位信號， SETMIN— 分加 1信號， SETHOUR— 秒加 1信號 輸出： SECOND_DAOUT— 秒輸出， MINUTE_DAOUT— 分輸出， HOUR_DAOUT— 時輸出 時序仿真：程序主要運用計數(shù)器完成，在時鐘 脈沖的作用下，完成時鐘功能，由時序圖可以看出每一個時鐘脈沖上升沿秒加 1，當接收到 reset 信號，即 reset為高電平，所有計數(shù)為零，并重新計數(shù)， setmin 和 sethour 可以完成調節(jié)時鐘功能，都是高電平調節(jié)，每來一個脈沖，相應的時或分加 1。 SECOND 模塊給MINUTE 的時鐘由 SETMINUTE 和它本身記到 60的進位兩部分組成。 entity second is port(clk,reset,setmin:in std_logic。 architecture fun of second is signal count:std_logic_vector(6 downto 0)。 enmin=(enmin_1 or enmin_2)。 elsif(clk39。139。 else count=0000000。039。 end if。若高三位是 101時，則有一進位。 use 。 daout:out std_logic_vector(6 downto 0) )。 begin daout=count。139。139。 else count=count+7。 elsif(count1660)then count=count+1。 else count=0000000。 end fun。 HOUR 模塊源程序如下： library ieee。 daout:out std_logic_vector(5 downto 0) )。 process(clk,reset) begin if(reset=39。event and clk=39。 end if。 end if。 HOUR 模塊源程序如下： library ieee。 hour_daout:out std_logic_vector(5 downto 0) )。 enmin:out std_logic)。 daout:out std_logic_vector(6 downto 0))。 end ponent。 u3:hour port map(clk=enhour_re, reset=reset, daout=hour_daout)。本次驗證利用實驗板的模式 7，根據(jù)板的說明書，鎖定引腳并下載程序。面對科學技術高速發(fā)展、市場競爭十分激烈的現(xiàn)實 ,熟練的掌握 EDA 設計技術 ,靈活巧妙的使用 FPGA 至關重要 ,其前景將是十分樂觀的 ，希望大家認真學好這門課程 。LED上可以顯示時鐘，由鎖定的引腳所對應的按鈕可以鎖定時鐘時間和復位。 （二） 硬件 設計 ： 利用 QuartusII 把程序寫入實驗板，根據(jù)上面的輸入輸出引腳，鎖定到芯片引腳。 begin u1:second port map(reset=reset, clk=clk, setmin=setmin, enmin=enmin_re, daout=second_daout)。 ponent hour port(clk,reset:in std_logic。 ponent minute port(clk,reset,clk1,sethour:in std_logic。 architecture a of clock_top is ponent second port(clk,reset,setmin:in std_logic。 entity clock_top is port(clk,reset,setmi
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