基于cpld的數(shù)字時鐘設計-文庫吧
2025-10-13 20:41 本頁面
【正文】 得體會 ................................................................................... 15 湖北輕工職業(yè)技術學院 3 引 言 一 VHDL的 概述 硬件描述語言（ hardware description language， HDL）是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。目前，利用硬件描述語言可以進行數(shù)字電子系統(tǒng)的設計。隨著研究的深入，利用硬件描述語言進行模擬電子系統(tǒng)設計或混合電子系統(tǒng)設計也正在探索中。 國外硬件描述語言種類很多，有的從 Pascal 發(fā)展而來，也有一些從 C 語言發(fā)展而來。有些 HDL 成為 IEEE 標準，但大部分是企業(yè)標準。 VHDL 來源于美國軍方，其他的硬件描述語言則多來源于民間公司。可謂百家爭鳴，百花齊放。這些不同的語言傳播到國內(nèi)，同樣也引起了不同的影響。在我國比較有影響的有兩種硬件描述語言： VHDL 語言和 Verilog HDL 語言。這兩種語言已成為 IEEE 標準語言。 電子設計自動化（ electronic design automation， EDA）技術的理論基礎、設計工具、設計器件應是這樣的關系：設計師用硬件描述語言 HDL 描繪出硬件的結(jié)構(gòu)或硬件的行為，再用設計工具將這些描述綜合映射成與半導體工藝有關的硬件配置文件，半導體器件 FPGA 則是這些硬件配 置文件的載體。當這些 FPGA 器件加載、配置上不同的文件時，這個器件便具有了相應的功能。在這一系列的設計、綜合、仿真、驗證、配置的過程中，現(xiàn)代電子設計理論和現(xiàn)代電子設計方法貫穿于其中。 以 HDL語言表達設計意圖，以 FPGA 作為硬件實現(xiàn)載體，以計算機為設計開發(fā)工具，以 EDA 軟件為開發(fā)環(huán)境的現(xiàn)代電子設計方法日趨成熟。在這里，筆者認為，要振興我國電子產(chǎn)業(yè)，需要各相關專業(yè)的人士共同努力。 HDL 語言的語法語義學研究與半導體工藝相關聯(lián)的編譯映射關系的研究，深亞微米半導體工藝與EDA 設計工具的仿真、驗證及方法的研究，這需要 半導體專家和操作系統(tǒng)專家共同努力，以便能開發(fā)出更加先進的 EDA 工具軟件。軟件、硬件協(xié)同開發(fā)縮短了電子設計周期，加速了電子產(chǎn)品更新?lián)Q代的步伐。毫不夸張地說， EDA工程是電子產(chǎn)業(yè)的心臟起搏器，是電子產(chǎn)業(yè)飛速發(fā)展的原動力。本書從應用的角度向國內(nèi)廣大讀者介紹 VHDL 編程技術，讓大家掌握 HDL 編程，了解 FPGA 結(jié)構(gòu)，學會使用湖北輕工職業(yè)技術學院 4 EDA 工具，為集成電路前端設計打下基礎。 二 設計方案與分析 在設計時鐘電路時，分別由時，分，秒， 掃描及報時電路組成，顯示時的電路由二十四進制計數(shù)器構(gòu)成，具有置數(shù)功能 DIN 和撥碼開關 CLR控制端，輸出顯示十位 TEN 和個位 ONE。 分和秒顯示電路由六十進制計數(shù)器構(gòu)成，具有置數(shù)功能DIN和撥碼開關 CLR控制端 ，秒的輸入脈沖 CLK為 1HZ的信號，輸出顯示十位 TEN,個位 ONE 和進位端 CO。掃描電路輸入為時分秒的十位和個位的輸入，具有譯碼功能，輸入的脈沖 CLK 為 1KHZ 位掃描 信號 ，輸出顯示譯碼字形 SEG7 和端口位掃描 SCAN。報時電路由 功能實現(xiàn)：定義 temp500,temp1k 信號，用于存放兩種頻率報時的控制信號；定義一個以 m0 為敏感信號的一個比較進程，在進程一開始的時候先給 temp500 和 temp1k 賦予初值 0，然后判斷分是否為 59分，若是則判斷秒的高位是否是 5，若是則如果秒的低位為 0、 8 則 temp500 為 1；若分不是 59 則判斷分和秒是否都為 0，若都為 0 則 temp1k 為 1。進程結(jié)束時把temp500,temp1k 的值分別賦給 sig500,sig1k。 分清各個模塊的功能， 分別 連接 各個模塊，設置輸入和輸出管腳 ， 選擇好編程的元件，對各個輸入和輸出管腳的固定，編譯并檢查錯誤， 電路如下圖所示 湖北輕工職業(yè)技術學院 5 第一章 模塊設計 一 設計要求及目的 要求 在 EDA 實驗箱的數(shù)碼管 上，顯示時鐘的小 時、分
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