基于cpld的數(shù)字時(shí)鐘設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 則 temp500 為 1；若分不是 59 則判斷分和秒是否都為 0，若都為 0 則 temp1k 為 1。本書(shū)從應(yīng)用的角度向國(guó)內(nèi)廣大讀者介紹 VHDL 編程技術(shù)，讓大家掌握 HDL 編程，了解 FPGA 結(jié)構(gòu)，學(xué)會(huì)使用湖北輕工職業(yè)技術(shù)學(xué)院 4 EDA 工具，為集成電路前端設(shè)計(jì)打下基礎(chǔ)。在這里，筆者認(rèn)為，要振興我國(guó)電子產(chǎn)業(yè)，需要各相關(guān)專業(yè)的人士共同努力。 電子設(shè)計(jì)自動(dòng)化（ electronic design automation， EDA）技術(shù)的理論基礎(chǔ)、設(shè)計(jì)工具、設(shè)計(jì)器件應(yīng)是這樣的關(guān)系：設(shè)計(jì)師用硬件描述語(yǔ)言 HDL 描繪出硬件的結(jié)構(gòu)或硬件的行為，再用設(shè)計(jì)工具將這些描述綜合映射成與半導(dǎo)體工藝有關(guān)的硬件配置文件，半導(dǎo)體器件 FPGA 則是這些硬件配 置文件的載體。可謂百家爭(zhēng)鳴，百花齊放。隨著研究的深入，利用硬件描述語(yǔ)言進(jìn)行模擬電子系統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)也正在探索中。目前，利用硬件描述語(yǔ)言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。 VHDL 來(lái)源于美國(guó)軍方，其他的硬件描述語(yǔ)言則多來(lái)源于民間公司。這兩種語(yǔ)言已成為 IEEE 標(biāo)準(zhǔn)語(yǔ)言。 以 HDL語(yǔ)言表達(dá)設(shè)計(jì)意圖，以 FPGA 作為硬件實(shí)現(xiàn)載體，以計(jì)算機(jī)為設(shè)計(jì)開(kāi)發(fā)工具，以 EDA 軟件為開(kāi)發(fā)環(huán)境的現(xiàn)代電子設(shè)計(jì)方法日趨成熟。毫不夸張地說(shuō)， EDA工程是電子產(chǎn)業(yè)的心臟起搏器，是電子產(chǎn)業(yè)飛速發(fā)展的原動(dòng)力。掃描電路輸入為時(shí)分秒的十位和個(gè)位的輸入，具有譯碼功能，輸入的脈沖 CLK 為 1KHZ 位掃描 信號(hào) ，輸出顯示譯碼字形 SEG7 和端口位掃描 SCAN。 目的 熟練操作 MAX+plus II 軟件； ； ，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法 ； ； ； ．熟練操作 EDA 實(shí)驗(yàn) 箱 。 湖北輕工職業(yè)技術(shù)學(xué)院 6 use 。 co :out std_logic。 begin process(clk) begin if clr=00then ten_temp1=0000。 elsif clk39。 one_temp2=0000。 end if。one2=one_temp2。039。 DIN 為置數(shù)端：設(shè)置給定的數(shù)。 use 。 clr : in std_logic_vector(1 downto 0)。 end。 elsif clr=01 then one_temp4=din。139。 ten_temp3=ten_temp3+1。 end process。139。 端口說(shuō)明 CLK 為輸入時(shí)序脈沖 。 TEN3 和 ONE4 分別顯示六十進(jìn)制的十位和個(gè)位。 use 。 scan:out std_logic_vector(2 downto 0))。 begin process(clk) begin if clk39。 else t=t+1。 process(t) begin case t is when 0=data=qin(3 downto 0)。 when 2=data=qin(11 downto 8)。 湖北輕工職業(yè)技術(shù)學(xué)院 11 when 4=data=qin(19 downto 16)。 when others=null。 WHEN 0001= seg7=0000110。 WHEN 0101= seg7=1011011。 WHEN 1001= seg7=1111011。 end process。 SEG7 為顯示數(shù)碼管的字形。 use 。 architecture one of baoshi is begin process(m0) begin sig500=39。 if m1=0101 and m0=1001 then if s1=0101and (s0=0000 or s0=0010 or s0=0100 or s0=0110 or s0=1000) then sig500=39。 end if。 else sig1k=39。 end 。 對(duì)于許多在書(shū)本中學(xué)不到的 設(shè)計(jì)規(guī)則通過(guò)自己在設(shè)計(jì)中不斷修改錯(cuò)誤，也有了深刻的認(rèn)識(shí)。039
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