基于cpld的數(shù)字時鐘設(shè)計(完整版)
【正文】 end if。139。以及如 何運用我們所學(xué)的知識進行實踐。139。 元件符號電路 第二章 總體設(shè)計效果 一 電路仿真 實驗程序通過編譯，無錯誤，設(shè)置 CLK1 和 CLK2 的寬度為 25ns 和 50ns 輸入信號進行仿真，得到仿真效果如下圖： 湖北輕工職業(yè)技術(shù)學(xué)院 14 二 、實驗結(jié)果 顯示 部分 效果圖； 實現(xiàn)了基本要求： 24 小時計時；分鐘小時可調(diào)； 并在基本要求的基礎(chǔ)上增加了復(fù)位，以及精確調(diào)整時的秒清零功能； 解決了調(diào)節(jié)時候的分鐘和小時進位時候的延遲現(xiàn)象； 分鐘調(diào)整時，當調(diào)整至 59 時，此時的小時不增加，合理化設(shè)計； 以上實驗結(jié) 果現(xiàn)象在實驗箱上正常演示 ,通過老師檢查 ! 湖北輕工職業(yè)技術(shù)學(xué)院 15 總 結(jié) 一 心得體會 通過為期一個星期的實訓(xùn) ， EDA 設(shè)計的數(shù)字鐘總算結(jié)束了，讓我學(xué)習到了我們平時上機沒有的知識和操作， 通過此次學(xué)習，在對 EDA工具有了一定的了解的基礎(chǔ)上，對 MAX+plusII 軟件也有了較熟練的操作，為以后深入的學(xué)習打下了基礎(chǔ)。 if m1=0000 and m0=0000and s1=0000 and s0=0000 then sig1k=39。 sig1k=39。 元件符號電路 湖北輕工職業(yè)技術(shù)學(xué)院 12 仿真 整點報時 揚聲器的驅(qū)動程序 library ieee。 when others=null。 WHEN 0011= seg7=1111001。 when 5=data=qin(23 downto 20)。 when 1=data=qin(7 downto 4)。139。 qin:in std_logic_vector(23 downto 0)。 DIN 為置數(shù)端：設(shè)置給定的數(shù)。one4=one_temp4。one_temp4=0000。 begin process(clk,clr) begin if clr=00then ten_temp3=0000。 use 。 端口說明 CLK 為輸入時序脈沖 。 end process。139。 end。 use 。 二 設(shè)計方案與分析 在設(shè)計時鐘電路時，分別由時，分，秒， 掃描及報時電路組成，顯示時的電路由二十四進制計數(shù)器構(gòu)成，具有置數(shù)功能 DIN 和撥碼開關(guān) CLR控制端，輸出顯示十位 TEN 和個位 ONE。當這些 FPGA 器件加載、配置上不同的文件時，這個器件便具有了相應(yīng)的功能。 國外硬件描述語言種類很多，有的從 Pascal 發(fā)展而來，也有一些從 C 語言發(fā)展而來。有些 HDL 成為 IEEE 標準，但大部分是企業(yè)標準。在這一系列的設(shè)計、綜合、仿真、驗證、配置的過程中，現(xiàn)代電子設(shè)計理論和現(xiàn)代電子設(shè)計方法貫穿于其中。 分和秒顯示電路由六十進制計數(shù)器構(gòu)成，具有置數(shù)功能DIN和撥碼開關(guān) CLR控制端 ，秒的輸入脈沖 CLK為 1HZ的信號，輸出顯示十位 TEN,個位 ONE 和進位端 CO。 use 。 architecture one of shi24 is signal ten_temp1,one_temp2:std_logic_vector(3 downto 0)。then if ten_temp1=2 and one_temp2=3 then ten_temp1=0000。 ten1=ten_temp1。 CLR 為 輸入控制端，接撥碼開關(guān)：當 CLR＝“ 00”時，數(shù)碼管顯示“ 00” ；當 CLR＝“ 01”時，調(diào)整數(shù)碼管的個位；當 CLR＝“ 10”時，調(diào)整數(shù)碼管的十位；當 CLR＝“ 11”時，運行二十四進制。 entity fen60 is port( clk:in std_logic。 one_temp4=0000。 elsif one_temp4=9 then one_temp4=0000。 co=39。 CO為進位端：當計滿到 24個脈沖時， CO 增加一位。
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