基于cpld的數字時鐘設計-文庫吧在線文庫
【正文】 .............................................. 5 二 程序設計及模塊說明與仿真 ...................................................... 5 二十四進制 ......................................................................... 5 六十進制 ............................................................................... 7 掃描電路 ............................................................................. 10 整點報時 ............................................................................. 12 第二章 總體設計效果 ........................................................................ 13 一 電路仿真 ................................................................................... 13 ............................................................................................................... 14 二、實驗結果 ................................................................................. 14 總 結 ..................................................................................................... 15 一 心得體會 ................................................................................... 15 湖北輕工職業(yè)技術學院 3 引 言 一 VHDL的 概述 硬件描述語言（ hardware description language， HDL）是電子系統(tǒng)硬件行為描述、結構描述、數據流描述的語言。這些不同的語言傳播到國內，同樣也引起了不同的影響。 HDL 語言的語法語義學研究與半導體工藝相關聯的編譯映射關系的研究，深亞微米半導體工藝與EDA 設計工具的仿真、驗證及方法的研究，這需要 半導體專家和操作系統(tǒng)專家共同努力，以便能開發(fā)出更加先進的 EDA 工具軟件。進程結束時把temp500,temp1k 的值分別賦給 sig500,sig1k。 clr : in std_logic_vector(1 downto 0)。 elsif clr=01 then one_temp2=din。 ten_temp1=ten_temp1+1。139。 TEN1 和 ONE2分別顯示二十四進制的十位和個位。 co :out std_logic。 elsif clk39。 湖北輕工職業(yè)技術學院 9 end if。039。 use 。 architecture one of saomiao is signal t:integer range 0 to 5。 end if。 when 3=data=qin(15 downto 12)。 end process。 WHEN 0111= seg7=1110000。 端口說明 CLK 為輸入時序脈沖 。 sig500,sig1k:out std_logic)。 湖北輕工職業(yè)技術學院 13 else sig500=39。
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