【正文】 gn Compiler/FPGA Compiler （ 4）完全集成化 MAX+PLUSⅡ軟件的設(shè)計(jì)輸入、處理、校驗(yàn)功能完全集成于可編程邏輯開(kāi)發(fā)工具內(nèi)， 從而可更快地進(jìn)行調(diào)試，縮短開(kāi)發(fā)周期。 （ 9） OpenCore 特點(diǎn) MAX+PLUSⅡ軟件具有開(kāi)放性?xún)?nèi)核的特點(diǎn)， OpenCore 可供設(shè)計(jì)者在購(gòu)買(mǎi)產(chǎn)品前來(lái)對(duì)自己的設(shè)計(jì)進(jìn)行評(píng)估。各組搶答以按鍵實(shí)現(xiàn)，處理器只用作數(shù)據(jù)處理，譯碼電路用 CD4511 來(lái)做，將處理器給出的的數(shù)據(jù)經(jīng)過(guò)譯碼后送交顯示電路，顯示電路可用七段數(shù)碼管來(lái)實(shí)現(xiàn)。同時(shí)，這種硬件電路的搭建是很難檢查錯(cuò)誤的，這就大大增加了系統(tǒng)實(shí)現(xiàn)的復(fù)雜度。 根據(jù)以上的分析，可將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶答鑒別模塊 QDJB；搶答計(jì)時(shí)模塊 JSQ；搶答計(jì)分模塊 JFQ。 圖 搶答鑒別電路 VHDL 實(shí)現(xiàn)方法如下所示： ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001。139。139。 ELSIF (A=39。) THEN A1=39。 STATES=W2。039。039。AND D=39。 D1=39。系統(tǒng)的輸出信 號(hào)有： A 組分?jǐn)?shù)輸出端 AA2[3..0]、AA1[3..0]、 AA0[3..0]， B 組分?jǐn)?shù)輸出端 BB2[3..0]、 BB1[3..0]、 BB0[3..0]， C 組分?jǐn)?shù)輸出端 CC2[3..0]、 CC1[3..0]、 CC0[3..0]， D 組分?jǐn)?shù)輸出端 DD2[3..0]、 DD1[3..0]、 DD0[3..0]。 POINTS_C2:=0001。 END IF。 ELSE POINTS_A1:=POINTS_A1+ 1111。系統(tǒng)輸出信號(hào)有：倒計(jì)時(shí)輸出端 QA[3..0]、 QB[3..0]。 THEN DA=DA+39。 END IF。 THEN TMPA:=0000。 TMPB:=DB。 END IF。 圖 譯碼模塊器 VHDL 實(shí)現(xiàn)方法如下所示： ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN 0000=DOUT7=0111111。 7 WHEN 1000=DOUT7=1111111。也是用編程的方式將它們各個(gè)程序、信號(hào)、輸入輸出之間的關(guān)系用 VHDL 語(yǔ)言來(lái)敘述清楚，還要關(guān)系到程序的調(diào)用問(wèn)題，需要設(shè)計(jì)者思路清晰，設(shè)計(jì)合理； 方法二：元器件圖示連線(xiàn)。這種電路，只要增加兩只二極管口連接成 橋 式結(jié)構(gòu)，便具有全波整流電路的優(yōu)點(diǎn)，而同時(shí)在一定程度上克服了它的缺點(diǎn) .電橋的四個(gè)二極管從 4腳開(kāi)始按 D4， D1， D2， D3的順序標(biāo)號(hào)。 由 于 橋式整流電路克服了全波整流電路要求變壓器次級(jí)有中心抽頭和二極管承受反壓大的缺點(diǎn)，但多用了兩只二極管。充電的時(shí)候，電容器兩端的電壓逐漸升高，直到接近充電 電壓；放電的時(shí)候，電容器兩端的電壓逐漸降低，直到完全消失。在電子制用中應(yīng)用較多的是三端固定輸出穩(wěn)壓器。本設(shè)計(jì)的鍵盤(pán)主要是控制指令的輸入，選擇用上拉電阻接上按鍵就可以了。 鍵盤(pán)的鍵輸入程序應(yīng)完成的基本任務(wù)： 1．監(jiān)測(cè)有無(wú)鍵按下：按鍵的閉合與否，反映在電壓上就是呈現(xiàn)出高電平或低電平，所以通過(guò)電平的高低狀態(tài)的檢測(cè)，便可確認(rèn)按鍵按下與否。要持續(xù)的時(shí)間多長(zhǎng)，僅采樣 一個(gè)數(shù)據(jù) )。比如一些項(xiàng)目的 LED 指示燈、產(chǎn)品的設(shè)計(jì)中只有一個(gè) 7 段 LED 碼需要顯示等。 由于所有的 LED 模塊公用了驅(qū)動(dòng)端，因此 LED 的驅(qū)動(dòng)不再像靜態(tài)法一樣為每個(gè) LED所獨(dú)享，因此其驅(qū)動(dòng)的設(shè)計(jì)方法也與靜態(tài)法完傘不同，需要采用分時(shí)掃描 (也稱(chēng)動(dòng)態(tài)掃描 )方法來(lái)實(shí)現(xiàn)對(duì)所有 LED 的顯示驅(qū)動(dòng) 。 圖 是邏輯單元的核心電路，它是由一個(gè)可編程邏輯門(mén)陣 第 24 頁(yè) EPM570 加上其他外圍電路組成，一個(gè)邏輯門(mén)陣的最小工作系統(tǒng)由 電源（ ）晶振電路， JTAG 下載仿真電路， I\O 接口。系統(tǒng)的輸出信號(hào)有： A 組分?jǐn)?shù)輸出端 AA2[3..0]、AA1[3..0]、 AA0[3..0]， B 組分?jǐn)?shù)輸出端 BB2[3..0]、 BB1[3..0]、 BB0[3..0]， C 組分?jǐn)?shù)輸出端 CC2[3..0]、 CC1[3..0]、 CC0[3..0]， D 組分?jǐn)?shù)輸出端 DD2[3..0]、 DD1[3..0]、 DD0[3..0]。 譯碼器模塊的仿真 在圖 中，輸入信號(hào) AIN4,輸出信號(hào) DOUT7。當(dāng)計(jì)時(shí)使能端 EN=0，計(jì)時(shí)預(yù)置控制端 LDN=1 時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB 進(jìn)行預(yù)制數(shù)。除了給予傳統(tǒng) CPLD 設(shè)計(jì)最低的成本， MAX II 器件還將成本和功耗優(yōu)勢(shì)引入了高密度領(lǐng)域，使設(shè)計(jì)者可以采用 MAX II 器件替代高成本或高功耗的 ASSP 和標(biāo)準(zhǔn)邏輯器件 ,EPM570就是其中的典型產(chǎn)品。免費(fèi)的 Quartus II 基礎(chǔ)版軟件支持所有 MAX II 器件。 （ 5） MAX II 器件內(nèi)的用戶(hù) Flash 存儲(chǔ)器 MAX174。在 MAX II 器件中將 Flash 配置塊和可編程邏輯塊分離，使得實(shí)時(shí) ISP 成為可能。 第 30 頁(yè) 7 總 結(jié) 通過(guò)這次畢 業(yè)設(shè)計(jì)，讓我學(xué)到了很多知識(shí)，也有很多深刻的體會(huì)，這是自己將平日學(xué)的理論知識(shí)應(yīng)用到實(shí)際操作中的一次很好的實(shí)踐。另外，我還要感謝身邊的舍友和同學(xué)給予我的幫助，和我共同克服困難。 雖然整個(gè)系統(tǒng)還存在很多不足，但是我也并不感到有太多的遺憾，因?yàn)槊鎸?duì)自己三個(gè)月的辛勤勞動(dòng)的成果，心里更多的還是萬(wàn)分喜悅！不足之處總是有的，這些就是自己經(jīng)后需要努力的地方，只要不斷的朝著自己的目標(biāo)不斷的努力，問(wèn)題總是能解決的。 本系統(tǒng)采用的切換電路邏輯相對(duì)比較簡(jiǎn)單，而所需要的 GPIO 較多，同時(shí)為了與SRAM 及處理器電壓匹配，所以選用核心電壓 V、 144 引腳 (其中 116 個(gè) GPIO)的EPM570T144C5 作為 實(shí)現(xiàn)控制電 路的 CPLD。 第 29 頁(yè) （ 6） MAX II 器件的實(shí)時(shí) ISP 功能 MAX174。 （ 4） MAX II 低功耗 MAX174。這種基于 LUT 的架構(gòu)在 I/O 約束的最小的空間內(nèi)獲得了最大可能的邏輯容量。 II 器件系列是有史以來(lái)成本最低的 CPLD。系統(tǒng)輸出信號(hào)：倒計(jì)時(shí)輸出端 QA[3..0]、 QB[3..0]。由圖中可知，初始成績(jī)均為 100 分。 （ 2）當(dāng)系統(tǒng)檢測(cè)到清零 信號(hào) CLR=0 時(shí)， A、 B、 C、 D 四組誰(shuí)按下?lián)尨鸢粹o， 組別顯示端 STATES[3..0]就顯示該組別的號(hào)碼，同時(shí)選手的顯示燈被點(diǎn)亮。傳統(tǒng)意義上， CPLD 由基于宏單元的邏輯陣列塊（ LAB）和特定的 全局布線(xiàn)矩陣組成。而各位的共陰極或共陽(yáng)極分別由相應(yīng)的 I／ O 線(xiàn)摔制，實(shí)現(xiàn)各位的分時(shí)復(fù)用。本人采用是節(jié)約硬 件 資源的動(dòng)態(tài)掃描方式。串鍵：是指同時(shí)有一個(gè)以上的鍵按下，串鍵會(huì)引起 CPU 錯(cuò)誤 的響 應(yīng)。按下某鍵時(shí)，對(duì)應(yīng)的功能鍵解祥程序得到執(zhí)行，如操作者沒(méi)有釋放按鍵，則對(duì)應(yīng)的功能會(huì)反復(fù)執(zhí)行，好象連續(xù)執(zhí)行，在這里我們采用軟件延時(shí) 250ms，當(dāng)按鍵沒(méi)釋放則執(zhí)行下一條 應(yīng)用 程序。 7805 輸 入端接電容是為了使輸出的電壓紋波降到最低，輸出端接電容是為了改善負(fù)載的瞬態(tài)響應(yīng) ，使電路能夠穩(wěn)定的工作。 （ 3） 穩(wěn)壓部分 穩(wěn)壓部分采用 7805集成穩(wěn)壓器。要把脈動(dòng)直流變成波形平滑的直流，還需要再做一番 “ 填平取齊 ” 的工作，這便是濾波。電路中構(gòu)成 e2 、 D2 Rfz 、 D4 通電回路，同樣在 Rfz 上形成上正下負(fù)的另外半波的整流電壓 。 第 17 頁(yè) 第 18 頁(yè) 4 硬件電路設(shè)計(jì)與實(shí)現(xiàn) 電源電路的設(shè)計(jì) +5 電源設(shè)計(jì) 直流電源電路由電橋整流部分、濾波部分以及穩(wěn)壓三部分組成。 END PROCESS。 3 WHEN 0100=DOUT7=1100110。 QB=TMPB。 IF TMPB=0000 THEN TMPB:=0110。139。 PROCESS(CLK) VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 IF TB=39。 THEN DA=0000。如：01110001=0110 ， 用 加 法 實(shí) 現(xiàn) ： 0111+1111=10110 。 IF POINTS_A1=0000 THEN POINTS_A1:=1001。 （ 2）當(dāng)按下加分按鈕端 ADD 時(shí)，以給 A 組加分為例。 THEN POINTS_A2:=0001。 END PROCESS。 B1=39。AND B=39。039。039。 C1=39。AND C=39。039。039。 BEGIN PROCESS(CLR,A,B,C,D) IS BEGIN IF CLR=39。并為顯示端送出信號(hào)，使觀眾能夠清楚的知道是哪一組搶答成功，是整個(gè)系統(tǒng)的核心部分。這樣既簡(jiǎn)化了電路的復(fù)雜度，又可以通過(guò)仿真軟件對(duì)系統(tǒng)進(jìn)行仿真來(lái)檢查系統(tǒng)的錯(cuò)誤，使系統(tǒng)更以實(shí)現(xiàn)。方案如圖 所示。 （ 2）電路具有第一搶答信號(hào)的鑒別和鎖存功能。 （ 7）支持硬件描述語(yǔ)言（ HDL） MAX+PLUSⅡ軟件支持多種 HDL 的設(shè)計(jì)輸入，包括標(biāo)準(zhǔn)的 VHDL、 Verilog HDL及 Altera 公司自己開(kāi)發(fā)的硬件描述語(yǔ)言 AHDL。 Synopsys PrimeTime Innoveda (formerly Viewlogic) Workview Office 設(shè)計(jì)者可在短期內(nèi)實(shí)現(xiàn)對(duì)設(shè)計(jì)項(xiàng)目的多次修改，直至最終設(shè)計(jì)定型。 MAX+PLASⅡ的應(yīng)用 MAX+PLUSⅡ是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，還具有工業(yè)標(biāo)準(zhǔn) EDA 工具接口，能滿(mǎn)足用戶(hù)各種各樣的設(shè)計(jì)需要。它是數(shù)字電路設(shè)計(jì)者、大規(guī)模集成電路（ ASIC）與電子自動(dòng)化（ EDA）工具之間的接口語(yǔ)言，是現(xiàn)代電子設(shè)計(jì)的基礎(chǔ)語(yǔ)言，具有以下特點(diǎn)： （ 1）硬件描述能力很強(qiáng)，具有多層次描述系統(tǒng)硬件功能的能力； （ 2）其設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣 泛，能支持自定向下和基于庫(kù)的設(shè)計(jì)方法，還支持同步電路、異步電路、 FPGA 及其他隨機(jī)電路的設(shè)計(jì)； （ 3）抽象能力強(qiáng)及可讀性好等優(yōu)點(diǎn)。 第 4 頁(yè) VHDL 的產(chǎn)生與發(fā)展 VHDL 硬件描述語(yǔ)言的產(chǎn)生背景 隨著數(shù)字電子技術(shù)的不斷發(fā)展和進(jìn)步，集成電路的設(shè)計(jì)方法學(xué)也在不斷地更新。 （ 4） EEPROM 型。早期的 PROM 器件就是采用熔絲結(jié)構(gòu)的，編程過(guò)程就是根據(jù)設(shè)計(jì)的熔絲圖文件來(lái)燒斷對(duì)應(yīng)的熔絲，達(dá)到編程的目的。早期出現(xiàn)的 PROM、 PLA、 PAL、 GAL 都屬于這類(lèi)，可用的邏輯數(shù)大約 500 以下，稱(chēng)為簡(jiǎn)單 PLD。 （ 4） 20 世紀(jì) 80 年代中期， Xilinx 公司提出現(xiàn)場(chǎng)可編程概念，同時(shí)生產(chǎn)出了世界上第一片 FPGA 器件。而且，隨著集成電路技術(shù)的發(fā)展，尤其是大規(guī)模和超大規(guī)模集成器件的發(fā)展，使得各種電子系統(tǒng)可靠性大大提高，設(shè)備的體積大大縮小，各種功能尤其是自動(dòng)化和智能化程度大大提高，因此，也使得脈沖與數(shù)字電子技術(shù)已經(jīng)廣泛地應(yīng)用于電視、雷達(dá)、通信、電子計(jì)算機(jī)、自動(dòng)控制、電子測(cè)量?jī)x表、核物理、航天等各個(gè)領(lǐng)域 。比較典型的就是 Xilinx 公 司的 FPGA 器件系列和Altera 公司的 CPLD 器件系列，它們開(kāi)發(fā)較早，占用了較大的 PLD 市場(chǎng)。這種器件兼容了 PLD 和通用門(mén)陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。這樣的 CPLD 實(shí)際上就是一個(gè)子系統(tǒng)部件。