基于cpld的數(shù)字時鐘設(shè)計(存儲版)
【正文】 emp3=5 and one_temp4=9 else 39。 end process。039。 end baoshi。 QIN 為輸入控制。 WHEN 1000= seg7=1111111。 process(data) begin case data is WHEN 0000=seg7=1111110。scan=100。 end process。 signal data: std_logic_vector(3 downto 0)。 use 。 end。 end if。event and clk=39。 ten3 ,one4 : out std_logic_vector(3 downto 0))。 元件符號電路 仿真圖 六十進制 程序 湖北輕工職業(yè)技術(shù)學(xué)院 8 六十進制和二十四進制設(shè)計相同，只須修改輸出控制 library IEEE。 when ten_temp1=2 and one_temp2=3 湖北輕工職業(yè)技術(shù)學(xué)院 7 else 39。 else one_temp2=one_temp2+1。 elsif clr=10 then ten_temp1=din。 din:in std_logic_vector(3 downto 0)。 分清各個模塊的功能， 分別 連接 各個模塊，設(shè)置輸入和輸出管腳 ， 選擇好編程的元件，對各個輸入和輸出管腳的固定，編譯并檢查錯誤， 電路如下圖所示 湖北輕工職業(yè)技術(shù)學(xué)院 5 第一章 模塊設(shè)計 一 設(shè)計要求及目的 要求 在 EDA 實驗箱的數(shù)碼管 上，顯示時鐘的小 時、分鐘和秒； 具有時、分、秒、計數(shù)顯示功能，以 24 小時循環(huán)計時； 具有清零，調(diào)節(jié)小時、分鐘功能 ； 當時鐘到了整點的時候，蜂鳴器發(fā)出聲音，時間長度自行設(shè)定。軟件、硬件協(xié)同開發(fā)縮短了電子設(shè)計周期，加速了電子產(chǎn)品更新?lián)Q代的步伐。在我國比較有影響的有兩種硬件描述語言： VHDL 語言和 Verilog HDL 語言。 電子設(shè)計自動化 課程設(shè)計報告 [基于 CPLD 的數(shù)字時鐘設(shè)計 ] 系 部 ： 信息工程系 班 級： 08電信（ 1）班 姓 名： 指導(dǎo)教師： 湖北輕工職業(yè)技術(shù)學(xué)院 完成日期： 2020 年 6 月 18 日 學(xué)號 0803021116 分數(shù) 湖北輕工職業(yè)技術(shù)學(xué)院 2 目錄 引 言 ................................................................................................... 3 一 VHDL 的概述 ............................................................................ 3 二 設(shè)計方案與分析 ........................................................................ 4 第一章 模塊設(shè)計 ................................................................................. 5 一 設(shè)計要求及目的 .......................................................................... 5 要求 .................................................................................... 5 目的 ........................................
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