【正文】 CAD(計算機(jī)輔助設(shè)計 )是 EDA 發(fā)展的初級階段，是高級 EDA 系統(tǒng)的重要組成部分。它利用計算機(jī)的圖形編輯、分析和存儲等能力，協(xié)助工程師設(shè) 計電子系統(tǒng)的電路圖、印刷電路板圖 :采用二維圖形編輯與分析，主要解決電子線路設(shè)計后期的大量重復(fù)性工作，可以減少設(shè)計人員的煩瑣重復(fù)勞動但自動化程度低，需要人工干預(yù)整個設(shè)計過程。這類專用軟件大多數(shù)以機(jī)為工作平臺，易于學(xué)用，設(shè)計中小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣泛應(yīng)用于工程設(shè)計。 80 年代初期， EDA 技術(shù)開始設(shè)計過程的分析，推出了以仿真 (邏輯模擬、定時分析和故障仿真 )和自動布局與布線為核心的 EDA 產(chǎn)品，這一階段的 EDA 己把一系列計算機(jī)學(xué)科的最新成果引入電子設(shè)計，形成了 CAE 計算機(jī)輔工程。其主要特征是 具備了自動布局布線和電路的計算機(jī)仿真、分析和驗證功能。其作用已不僅僅是輔助設(shè)計，而且可以代替人進(jìn)行某種思維。 CAE 這種以原理圖為基礎(chǔ)的 EDA 系統(tǒng)，雖然直觀，且易于理解，但對復(fù)雜的電子設(shè)計很難達(dá)到要求，也不宜于設(shè)計的優(yōu)化。所以， 90 年代出現(xiàn)了以自動綜合器和硬件描述語言為基礎(chǔ)，全面支持電子設(shè)計自動化的 9 ESDA(電子系統(tǒng)設(shè)計自動化 )，既高級 EDA 階段，也就是目前所說的 EDA。過去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計方法是采用自底而上 (Bottom Up)的方式，設(shè)計者先對系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級的設(shè)計。這種設(shè)計方法使 設(shè)計者不能預(yù)測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機(jī)調(diào)試時才確定，也很難通過局部電路的調(diào)整使整個系統(tǒng)達(dá)到既定的功能和指標(biāo)，不能保證一舉成功。 EDA 技術(shù)高級階段采用二種新的設(shè)計概念，自頂而下 (Top Down)的設(shè)計方式和并行工程的設(shè)計方法，設(shè)計者的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上， EDA 系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級至物理級的設(shè)計。此階段 EDA 技術(shù)的主要特征是支持高級語言對系統(tǒng)進(jìn)行描述，高層次綜合理論得到了巨大的發(fā)展，進(jìn)行系統(tǒng)級的仿真和綜合。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程 FPGA/CPLD的開發(fā)流程 :設(shè)計開始首先須利用 EDA工具的文本或圖形編輯器將設(shè)計者的設(shè)計意圖用文本方式 (如 VHDL)或圖形方式 (原理圖、狀態(tài)圖等 )表達(dá)出來。完成設(shè)計描述后即可通過編譯器進(jìn)行排錯編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。設(shè)計的第二步是綜合，將軟件設(shè)計與硬件的可實現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合器對源文件的綜合是針對某一 FPGA/CPLD 供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果具有硬件可實現(xiàn)性。綜合后，可利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計 描述與設(shè)計意圖的一致性。功能仿真僅對設(shè)計描述的邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及具體器件的硬件特性，如延遲特性。綜合通過后必須利用 FPGA/CPLD 布局 /布線適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配完成后， EDA 軟件將產(chǎn)生針對此項設(shè)計的多項結(jié)果 。1 適配報告 :內(nèi)容包括芯片內(nèi)資源分配與利用、引腳鎖定、設(shè)計的布爾方程描述情況等 。2 時序仿真用網(wǎng)表文件 。3 下載文件，如 JED 或 POF 文件 。4 適配錯誤 報告等。時序仿真是接近真實器件運行的仿真，仿真過程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。時序仿真的網(wǎng)表文件中包含了較為精確的延遲信息。如果以上的所有過程，包括編譯、綜合、布線 /適配和行為仿真、功能仿真、時序仿真都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計的要求，就可以將適配器產(chǎn)生的配置 /下載文件通過 FPGA/CPLD 編程器或下載電纜載入目標(biāo)芯片 FPGA 或 CPLD 中，然后進(jìn)入最后一個步驟 :硬件仿真或測試，以便在更真實的環(huán)境中檢驗設(shè)計的運行情況。這里所謂的硬件仿真，是針對 ASIC 設(shè)計而言的。在 ASIC 設(shè)計中，比較 常用的方法是利用 FPGA 對系統(tǒng)的設(shè)計進(jìn)行功能測試，通過后在將其 VHDL設(shè)計以 ASIC形式實現(xiàn) 。而硬件測試則是針對 FPGA/CPLD直接用于電路系統(tǒng)的檢測而言的。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程圖 21 如下： 10 文 本 圖 / V H D L 文 本 編 輯時 序 與 功 能門 級 仿 真綜 合F P G A / C P L D編 程 下 載F P G A / C P L D器 件 和 電 路 系 統(tǒng)F P G A / C P L D 適 配 圖 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程圖 EDA 的應(yīng)用 EDA 在教學(xué)、科研、產(chǎn)品設(shè)計與制造等各方面都發(fā)揮著巨大的作用。 在教學(xué)方面，幾乎所有理工科（特別是電子信息）類的高校都開設(shè)了 EDA 課程。主要是讓學(xué)生了解 EDA 的基本概念和基本原理、掌握用 HDL 語言編寫規(guī)范、 掌握邏輯綜合的理論和算法、使用 EDA 工具進(jìn)行電子電路課程的實驗并從事簡單系統(tǒng)的設(shè)計。一般學(xué)習(xí)電路仿真工具（如 EWB、 PSPICE）和 PLD 開發(fā)工具（如 Altera/Xilinx 的器件結(jié)構(gòu)及開發(fā)系統(tǒng)），為今后工作打下基礎(chǔ)。 科研方面主要利用電路仿真工具（ EWB 或 PSPICE）進(jìn)行電路設(shè)計與仿真；利用虛擬儀器進(jìn)行產(chǎn)品測試；將 CPLD/FPGA 器件實際應(yīng)用到儀器設(shè)備中；從事 PCB 設(shè)計和 ASIC 設(shè)計等。 EDA 技術(shù)的發(fā)展趨勢 從目前的 EDA 技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用文泛、工 具多樣、軟件功能強(qiáng)大。 中國 EDA 市場已漸趨成熟，不過大部分設(shè)計工程師面向的是 PC 主板和小型 ASIC 11 領(lǐng)域，僅有小部分（約 11%）的設(shè)計人員研發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺灣和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要購入一些最新的 EDA 技術(shù)。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機(jī)及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長點。要大力推進(jìn)制造業(yè)信息化，積極開展計算 機(jī)輔助設(shè)計（ CAD）、計算機(jī)輔助工程（ CAE）、計算機(jī)輔助工藝（ CAPP）、計算機(jī)機(jī)輔助制造（ CAM）、產(chǎn)品數(shù)據(jù)管理（ PDM）、制造資源計劃（ MRPII）及企業(yè)資源管理（ ERP）等。有條件的企業(yè)可開展 “ 網(wǎng)絡(luò)制造 ” ，便于合作設(shè)計、合作制造，參與國內(nèi)和國際競爭。開展 “ 數(shù)控化 ” 工程和 “ 數(shù)字化 ” 工程。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計算機(jī)（ M3C）結(jié)構(gòu)。在 ASIC 和 PLD 設(shè)計方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。 在 EDA 軟件開發(fā) 方面，目前主要集中在美國。但各國也正在努力開發(fā)相應(yīng)的工具。日本、韓國都有 ASIC 設(shè)計工具，但不對外開放 。中國華大集成電路設(shè)計中心，也提供 IC 設(shè)計軟件，但性能不是很強(qiáng)。相信在不久的將來會有更多更好的設(shè)計工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設(shè)計自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達(dá)到了 50%和 30%。 EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來描述 。 EDA 技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。 EDA 水平不斷提高，設(shè)計工具趨于完美的地步 。 EDA 市場日趨成熟，但我國的研發(fā)水 平沿很有限，需迎頭趕上。 MAX+plusⅡ 軟件 MAX+plusⅡ 簡介 MAX+plusⅡ 全稱為 Multiple Array Matrix AND Programmable Logic User System,是美國 Altera 公司開發(fā)的 EDA 軟件平臺，用于該公司可編程邏輯器件的設(shè)計開發(fā)，與用戶特定的設(shè)計要求極易適配，目前已有 版本。 MAX+plusⅡ 軟件主要由層次顯示 器 、信息處理器、設(shè)計輸入編輯器、設(shè)計編譯器、設(shè)計校驗器和器件編程器構(gòu)成了一個完整獨立的 EDA 設(shè)計平臺（見圖 所示 ）。 MAX+plusⅡ 軟件支持 Altera 公司除 APEX20K 系列之外所有系列的 FPGA/CPLD的開發(fā)，設(shè)計文件輸入靈活方便，處理迅速，可直接校驗和器件編程，是一個真正與結(jié)構(gòu)無關(guān)的全集成化的設(shè)計環(huán)境。 12 MAX+plusⅡ 軟件平臺提供了強(qiáng)大的庫功能，有豐富的基本符號庫和已建好的宏庫供用戶調(diào)用。 MAX+plusⅡ 軟件支持硬件描述語言 VHDL、 Verilog HDL 和 Altera 公司自己的硬件描述語言 AHDL。 MAX+plusⅡ 有 3 種版本： 商業(yè)版、基礎(chǔ)版和學(xué)生版。 推薦使用 PC 機(jī)配置：奔騰 Ⅱ 以上微機(jī)， 256MB 以上內(nèi)存 ， 500M 以上硬盤空間。 MAX+plusⅡ 的設(shè)計環(huán)境 圖 所示為 MAX+plusⅡ 的激活的管理器界面，項目設(shè)計的各項操作都是在MAX+plusⅡ 管理器中進(jìn)行的，所有的設(shè)計都是從此界面開始的。 設(shè)計輸入編輯器 設(shè)計編輯器 設(shè)計校驗器 器件編程 器 MAX+plusⅡ信息處理和層次顯示 圖 MAX+plusⅡ 組成 13 圖 MAX+plusⅡ 管理器窗 口 MAX+plusⅡ 層次顯示器用來顯示當(dāng)前項目使用和產(chǎn)生的所有文件，并以層次結(jié) 構(gòu)的方式展現(xiàn)出來，如圖 所示，用鼠標(biāo)點擊層次顯示器窗口中的任何一項，則可看到相應(yīng)的詳細(xì)信息。 MAX+plusⅡ 的信息處理器用來提示當(dāng)前項目編譯或仿真后的錯誤和信息。如圖 所示 。 MAX+plusⅡ 的圖形編輯器、符號編輯器、文本編輯器、波形編輯器 是用來輸入或編輯用戶的設(shè)計文件。 MAX+plusⅡ 的編譯器 是 MAX+plusⅡ 軟件的核心，功能非常強(qiáng)大，從網(wǎng)表提取到產(chǎn)生編程文件直至芯片下載一氣呵成，并能產(chǎn)生 MAX+plusⅡ 或第 3 方 EDA 工具需要的一系列文件和報告，如圖 所示。 14 圖 MAX+plusⅡ 層次顯示器 窗口 MAX+plusⅡ 的仿真器 可以對編譯完成后的項目進(jìn)行功能仿真和時序仿 真。 圖 MAX+plusⅡ 信息處理窗口 MAX+plusⅡ 定時分析器，提供了 3 種分析模式 ： (1) 延遲矩陣分析模式。分析多個源節(jié)點和目標(biāo)節(jié)點之間的傳播延遲路徑。 (2) 建立 /保持時間分析模式。計算從輸入引腳到觸發(fā)器、寄存器和異步 RAM 的信號輸入所需的最小建立時間和保持時間。 (3) 時序邏輯電路性能分析模式。分析時序電路的性能，包括限制性能上有限制的延遲，最小的時鐘周期和最高的電路工作頻率。 15 圖 MAX+plusⅡ 編譯器 MAX+plusⅡ 的編程器 可以將編譯器生成的目標(biāo)文件 （ *.pof， *.sof） ，編程下載到可編程邏輯器件中去，還可以對器件進(jìn)行校驗、檢查、空白片檢查和功能測試。 MAX+plusⅡ 設(shè)計流程 MAX+plusⅡ 的設(shè)計流程如圖 所示，主要由設(shè)計輸入、設(shè)計編譯、設(shè)計驗證（包括功能仿真和時序仿真）、器件編程等步驟完成。 VHDL 語言 VHDL 語言概 要 VHDL 是 Very HighSpeed Integrated Circuit Hardware Description Language 的縮寫，即超高速集成電路（ VHSIC）硬件描述語言。它是美國國防部在 80 年代初研究 VHSIC計劃時組織開發(fā)的。由于當(dāng)時工業(yè)界的迫切需要， IEEE 標(biāo)準(zhǔn)化委員會于 1987 年將其確定為標(biāo)準(zhǔn)硬件描述語言，即 IEEE 1076—1987 標(biāo)準(zhǔn)。 1993 年，又對此標(biāo)準(zhǔn)作了進(jìn)一步修定，推出新標(biāo)準(zhǔn)，即 IEEE 1076—1993 標(biāo)準(zhǔn)。 MAX+plusⅡ編譯器 第三方 EDA 設(shè)計文件 (.edf,.sch,.xnf) 映射文件(.imf) MAX+plus Ⅱ設(shè)計文件（ .gdf,.tdf, .vhd) 指定和配置 信息 (.acf) 第三方 EDA 仿真和定時文件 (.edo,vo,vho,sdo) 功能仿真 網(wǎng)表文件 (.snf) 定時仿真 網(wǎng)表文件 (.snf) 編程文件 (.pof,.sof,.jed) 16 VHDL 的主要優(yōu)點是： (1) 覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言。 (2) VHDL 有良好的可讀性，它可以被計 算機(jī)接受，也容易被讀者理解。 (3) VHDL 本身的生命周期長，因為 VHDL 的硬件描述與工藝技術(shù)無關(guān)，不會因工藝變化而使描述過時。 (4) 支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。 (5) VHDL 已成為 IEEE 承認(rèn)的一個工業(yè)標(biāo)準(zhǔn)，事實上已成為通用硬件描述語言。 (6) 以硬件描述語言 VHDL 從事設(shè)計工作，不必考慮線路布局問題，降低設(shè)計的復(fù)雜度 。 (7) VHDL 更接近于算法的推演，而不必關(guān)系如何用邏輯電路實現(xiàn)這種算法的過程 (8) 硬件描述語言 VHDL 沒有固定的目標(biāo)器件，從而能在多種廠商的器件之間相互通用 ，具備很好的彈性和可移植性。 設(shè)計要求 設(shè)計編譯 功能仿真驗證