【正文】 平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。諸如定時(shí)自動報(bào)警、按時(shí)自動打鈴、時(shí)間程序自動控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動力設(shè)備，甚至各種定 時(shí)電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。但是，一旦重要事情，一時(shí)的耽誤可能釀成大禍。 借助 Altera公司開發(fā)的 EDA工具 MAX+plus Ⅱ作為編譯、仿真平臺 ，并利 用 EPF10K10LC844 器件完成 跑表 的 CPLD 實(shí)現(xiàn)。 跑表 由各個(gè)模塊通過合理的連接關(guān)系來實(shí)現(xiàn)，各模塊及 跑表 功能最終都由 VHDL語言來描述。忘記了要做的事情，當(dāng)事情不是很重要的時(shí)候，這種遺忘無傷大雅。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 課題設(shè)計(jì)內(nèi)容 應(yīng)用 VHDL 語言設(shè)計(jì)數(shù)字系統(tǒng) ,很多設(shè)計(jì)工作可以在計(jì)算機(jī)上完成 ,從而縮短了系統(tǒng)的開發(fā)時(shí)間 ,提高了工作效率。 8 第二章 實(shí)驗(yàn)的軟件環(huán)境 Altera 的器件能達(dá)到最高的性能和集成度，不僅僅是因?yàn)樗捎昧讼冗M(jìn)的工藝和新的邏輯結(jié)構(gòu)，還在于它提供了現(xiàn)代化的設(shè)計(jì)工具。 EDA 技術(shù)的發(fā)展始于 70 年代，至今經(jīng)歷了三個(gè)階段。所以， 90 年代出現(xiàn)了以自動綜合器和硬件描述語言為基礎(chǔ)，全面支持電子設(shè)計(jì)自動化的 9 ESDA(電子系統(tǒng)設(shè)計(jì)自動化 )，既高級 EDA 階段，也就是目前所說的 EDA。綜合器對源文件的綜合是針對某一 FPGA/CPLD 供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果具有硬件可實(shí)現(xiàn)性。4 適配錯(cuò)誤 報(bào)告等。 在教學(xué)方面，幾乎所有理工科（特別是電子信息）類的高校都開設(shè)了 EDA 課程。要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算 機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助工程（ CAE）、計(jì)算機(jī)輔助工藝（ CAPP）、計(jì)算機(jī)機(jī)輔助制造（ CAM）、產(chǎn)品數(shù)據(jù)管理（ PDM）、制造資源計(jì)劃（ MRPII）及企業(yè)資源管理（ ERP）等。中國華大集成電路設(shè)計(jì)中心，也提供 IC 設(shè)計(jì)軟件，但性能不是很強(qiáng)。 MAX+plusⅡ 軟件主要由層次顯示 器 、信息處理器、設(shè)計(jì)輸入編輯器、設(shè)計(jì)編譯器、設(shè)計(jì)校驗(yàn)器和器件編程器構(gòu)成了一個(gè)完整獨(dú)立的 EDA 設(shè)計(jì)平臺（見圖 所示 ）。 MAX+plusⅡ 的信息處理器用來提示當(dāng)前項(xiàng)目編譯或仿真后的錯(cuò)誤和信息。計(jì)算從輸入引腳到觸發(fā)器、寄存器和異步 RAM 的信號輸入所需的最小建立時(shí)間和保持時(shí)間。 1993 年，又對此標(biāo)準(zhǔn)作了進(jìn)一步修定，推出新標(biāo)準(zhǔn)，即 IEEE 1076—1993 標(biāo)準(zhǔn)。 設(shè)計(jì)要求 設(shè)計(jì)編譯 功能仿真驗(yàn)證 時(shí)序仿真驗(yàn)證 設(shè)計(jì)輸入 器件編程 在線測試 投產(chǎn) 設(shè)計(jì)修改 圖 MAX+plusⅡ 軟件工作流程 17 VHDL 程序的結(jié)構(gòu) 一、 VHDL 程序的基本單元 VHDL 程序的結(jié)構(gòu)由結(jié)構(gòu)體、實(shí)體、配置（ CONFIGURATION）、程序包（ PACKAGES）和庫（ LIBRARIES）組成。] END [ ENTITY ] 實(shí)體名 。它的主要功能描述如下： (1) 要求設(shè)置復(fù)位開關(guān)。在現(xiàn)今的各項(xiàng)體育競賽中，最長時(shí)間為12 小時(shí)的 跑表 已經(jīng)足夠了。對于該 跑表 的設(shè)計(jì)中，系統(tǒng)電源的復(fù)位電路是外加的，并不包含在設(shè)計(jì)當(dāng)中。其中， choose（ 7 downto 0）以 100Hz 的頻率使 8 個(gè) LED 七段顯示數(shù)碼管按次序依次點(diǎn)亮，由于頻率很高，所以可以得到一個(gè)無閃爍的穩(wěn)定的 跑表 計(jì)時(shí)輸出。 在上面的描述中，實(shí)際上已經(jīng)規(guī)定了 跑表 的輸入輸出信號： (1) 輸入信號 ? 復(fù)位開關(guān)信號 reset； ? 啟／停開關(guān)信號 on_off； ? 系統(tǒng)電源復(fù)位信號 sysreset； ? 外部時(shí)鐘信號 clk。 entity stopwatch is port ( reset1 : in std_logic?，F(xiàn)在我們就來根據(jù)前面描述的結(jié)構(gòu)功能，確定使用哪些模塊以及這些模塊之間的關(guān)系。這個(gè)定時(shí)計(jì)數(shù)操作可以有一個(gè)定時(shí)計(jì)數(shù)器來完成，定時(shí)計(jì)數(shù)器的功能就是用來產(chǎn)生 8 位計(jì)時(shí)信息。 23 輸出信號 ? 去除抖動后的復(fù)位信號 reset0； ? 去除抖動后的啟 /停信號 on_off0。 輸出信號 ? LED 七段顯示數(shù)碼管的選通信號 choose； ? LED 七段顯示數(shù)碼管的輸出信號 segment。 reset0 : out std_logic。 ponent control port ( sysreset : in std_logic。 clk0 : in std_logic。 sec001 : out std_logic_vector(3 downto 0))。 sec10 : out std_logic_vector(2 downto 0)。 signal on_off0 : std_logic。 signal min : std_logic_vector(3 downto 0)。鍵輸入模塊的作用是保證系統(tǒng)能捕捉到輸入脈沖，并保證每按一鍵，只形成一個(gè)寬度為模塊時(shí)鐘周期的脈沖。 根據(jù) 圖 34 所示 的定時(shí)關(guān)系對該鍵輸入模塊進(jìn)行 VHDL 描述，功能描述如下面源代碼所示。 on_off0 : out std_logic)。 end process。 use 。 begin process (clk) begin if ( clk?event and clk =?1?) then if ( reset = ?1?) then count = (others = ?0?)。 end if。 entity clk_div4 is port ( clk : in std_logic。 end if。 end rtl。 clk0 :out std_logic。 reset : in std_logic。 clk1 = clk0_tmp and clk1_tmp。 上述信號的時(shí)序關(guān)系 如圖 35 所 示。 enable : out std_logic)。 end rtl。 源代碼 library ieee。 q : out std_logic_vector(3 downto 0))。 end if。 37 use 。 end count6。 q = q_tmp。 entity count3 is port ( reset : in std_logic。 源代碼 library ieee。 else q_tmp = q_tmp+1。 enable : in std_logic。 end rtl。 elsif (enable =?1?) then if (q_tmp =”1001”) then q_tmp = (others = ?0?)。 entity count10 is port ( reset : in std_logic。 可以將 1 個(gè)三進(jìn)制計(jì)數(shù)器、 5 個(gè)十進(jìn)制計(jì)數(shù)器和 2 個(gè)六進(jìn)制計(jì)數(shù)器串連在一起來實(shí)現(xiàn)該 跑表 計(jì)時(shí)模塊的功能。 elsif (on_off0?event and on_off0 = ?1? ) then strobe = not strobe。 use 。 控制模塊 控制模塊的主要功能是產(chǎn)生 跑表 內(nèi)部定時(shí)計(jì)數(shù)的計(jì)數(shù)允許信號 enable。 signal clk1_tmp : std_logic。 reset : in std_logic。 use 。 else clk_div = ?0? 。 architecture rtl of clk_div4 is signal count :std_logic_vector (1 downto 0)。 源代碼 library ieee。 end if。 reset : in std_logic。外部的時(shí)鐘信號 clk 經(jīng)過 10 次分頻后可以得到 100Hz 的時(shí)鐘信號 clk0；再經(jīng)過 4 次分頻就可以得到 25Hz 的時(shí)鐘信號 clk1。 end if。 on_off : in std_logic。該同步消抖電路的功能是：每按一下復(fù)位開關(guān) reset，鍵輸入模塊將輸出一個(gè)寬度為 1ms 的復(fù)位脈沖 reset0；每按一下啟 /停開關(guān) on_off，鍵輸入模塊將輸出一個(gè)寬度為 1ms 的啟 /停脈沖 on_off0。 signal sec001 : std_logic_vector(3 downto 0)。 signal reset0 : std_logic。 choose : out std_logic_vector(7 downto 0)。 hr10 : out std_logic_vector(1 downto 0)。 min : out std_logic_vector(3 downto 0)。 end ponent。 clk : in std_logic。 源代碼 2 architecture structure of stopwatch is ponent keyin port ( reset : in std_logic。 輸出信號 ? 跑表 定時(shí)計(jì)數(shù)的使能信號 enable。 通過上面的說明，不難看出我們可以將 跑表 系統(tǒng)劃分為 5 個(gè)模塊：鍵輸入模塊、時(shí)鐘分頻模塊、控制模塊、 跑表 計(jì)時(shí)模塊、和顯示 模塊。通過分頻電路，由外部時(shí)鐘信號 clk 產(chǎn)生頻率分別為 100Hz 和 25Hz 的時(shí)鐘信號。 choose : out std_logic_vector(7 downto 0)。 源代碼 1 library ieee。 根據(jù)上述考慮，可以畫出 跑表 系統(tǒng)的結(jié)構(gòu)框圖， 如圖 31 所示 ， 它說明了整個(gè)系統(tǒng)的外部輸入和輸出情況。 綜上所述，可以確定 跑表 的基本方案如下： (1) 當(dāng)對 跑表 進(jìn)行更換電源操作時(shí)，由系統(tǒng)電源復(fù)位電路提供給 跑表 的電源復(fù)位信號 sysreset 來控制對 跑表 的復(fù)位操作，即使 跑表 清零。 (2) 當(dāng)做好計(jì)時(shí)準(zhǔn)備后按下 跑表 的啟 /停開關(guān) on_off， 跑表 開始計(jì)時(shí)， 跑表 的最小計(jì)時(shí)單位是 秒；計(jì)時(shí)完畢后再按一下 跑表 的啟 /停開關(guān) on_off，將終止 跑表 的 計(jì)時(shí)操作。實(shí)際上啟 /停開關(guān)的使用方法與傳統(tǒng)的機(jī)械式計(jì)時(shí)器完全相同：當(dāng)按下啟 /停開關(guān)后，將啟動 跑表 并開始計(jì)時(shí)；當(dāng)再按一下啟 /停開關(guān)時(shí)，將終止 跑表 的計(jì)時(shí)操作。類屬說明提供靜態(tài)信息通道，適用于規(guī)定端口的大小、實(shí)體中包括元件的多少以及時(shí)間特性等。配置可以用于描述實(shí)體與結(jié)構(gòu)體的連接關(guān)系，設(shè)計(jì)者可以利用配置為實(shí)體選擇不同的結(jié)構(gòu)體。 (4) 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。 MAX+plusⅡ 設(shè)計(jì)流程 MAX+plusⅡ 的設(shè)計(jì)流程如圖 所示，主要由設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)驗(yàn)證（包括功能仿真和時(shí)序仿真）、器件編程等步驟完成。 14 圖 MAX+plusⅡ 層次顯示器 窗口 MAX+plusⅡ 的仿真器 可以對編譯完成后的項(xiàng)目進(jìn)行功能仿真和時(shí)序仿 真。 MAX+plusⅡ 有 3 種版本： 商業(yè)版、基礎(chǔ)版和學(xué)生版。 EDA 技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。在 ASIC 和 PLD 設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。 EDA 技術(shù)的發(fā)展趨勢 從目前的 EDA 技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用文泛、工 具多樣、軟件功能強(qiáng)大。這里所謂的硬件仿真，是針對 ASIC 設(shè)計(jì)而言的。適配完成后， EDA 軟件將產(chǎn)生針對此項(xiàng)設(shè)計(jì)的多項(xiàng)結(jié)果 。此階段 EDA 技術(shù)的主要特征是支持高級語言對系統(tǒng)進(jìn)行描述，高層次綜合理論得到了巨大的發(fā)展，進(jìn)行系統(tǒng)級的仿真和綜合。 80 年代初期， EDA 技術(shù)開始設(shè)計(jì)過程的分析，推出了以仿