【正文】 entity count3 is port ( reset : in std_logic。 源代碼 library ieee。 q = q_tmp。 else q_tmp = q_tmp+1。 end count6。 enable : in std_logic。 37 use 。 end rtl。 end if。 elsif (enable =?1?) then if (q_tmp =”1001”) then q_tmp = (others = ?0?)。 q : out std_logic_vector(3 downto 0))。 entity count10 is port ( reset : in std_logic。 源代碼 library ieee。 可以將 1 個三進(jìn)制計數(shù)器、 5 個十進(jìn)制計數(shù)器和 2 個六進(jìn)制計數(shù)器串連在一起來實現(xiàn)該 跑表 計時模塊的功能。 end rtl。 elsif (on_off0?event and on_off0 = ?1? ) then strobe = not strobe。 enable : out std_logic)。 use 。 上述信號的時序關(guān)系 如圖 35 所 示。 控制模塊 控制模塊的主要功能是產(chǎn)生 跑表 內(nèi)部定時計數(shù)的計數(shù)允許信號 enable。 clk1 = clk0_tmp and clk1_tmp。 signal clk1_tmp : std_logic。 reset : in std_logic。 reset : in std_logic。 clk0 :out std_logic。 use 。 end rtl。 else clk_div = ?0? 。 end if。 architecture rtl of clk_div4 is signal count :std_logic_vector (1 downto 0)。 entity clk_div4 is port ( clk : in std_logic。 源代碼 library ieee。 end if。 end if。 begin process (clk) begin if ( clk?event and clk =?1?) then if ( reset = ?1?) then count = (others = ?0?)。 reset : in std_logic。 use 。外部的時鐘信號 clk 經(jīng)過 10 次分頻后可以得到 100Hz 的時鐘信號 clk0；再經(jīng)過 4 次分頻就可以得到 25Hz 的時鐘信號 clk1。 end process。 end if。 on_off0 : out std_logic)。 on_off : in std_logic。 根據(jù) 圖 34 所示 的定時關(guān)系對該鍵輸入模塊進(jìn)行 VHDL 描述，功能描述如下面源代碼所示。該同步消抖電路的功能是：每按一下復(fù)位開關(guān) reset，鍵輸入模塊將輸出一個寬度為 1ms 的復(fù)位脈沖 reset0；每按一下啟 /停開關(guān) on_off，鍵輸入模塊將輸出一個寬度為 1ms 的啟 /停脈沖 on_off0。鍵輸入模塊的作用是保證系統(tǒng)能捕捉到輸入脈沖，并保證每按一鍵，只形成一個寬度為模塊時鐘周期的脈沖。 signal sec001 : std_logic_vector(3 downto 0)。 signal min : std_logic_vector(3 downto 0)。 signal reset0 : std_logic。 signal on_off0 : std_logic。 choose : out std_logic_vector(7 downto 0)。 sec10 : out std_logic_vector(2 downto 0)。 hr10 : out std_logic_vector(1 downto 0)。 sec001 : out std_logic_vector(3 downto 0))。 min : out std_logic_vector(3 downto 0)。 clk0 : in std_logic。 end ponent。 ponent control port ( sysreset : in std_logic。 clk : in std_logic。 reset0 : out std_logic。 源代碼 2 architecture structure of stopwatch is ponent keyin port ( reset : in std_logic。 輸出信號 ? LED 七段顯示數(shù)碼管的選通信號 choose； ? LED 七段顯示數(shù)碼管的輸出信號 segment。 輸出信號 ? 跑表 定時計數(shù)的使能信號 enable。 23 輸出信號 ? 去除抖動后的復(fù)位信號 reset0； ? 去除抖動后的啟 /停信號 on_off0。 通過上面的說明，不難看出我們可以將 跑表 系統(tǒng)劃分為 5 個模塊：鍵輸入模塊、時鐘分頻模塊、控制模塊、 跑表 計時模塊、和顯示 模塊。這個定時計數(shù)操作可以有一個定時計數(shù)器來完成，定時計數(shù)器的功能就是用來產(chǎn)生 8 位計時信息。通過分頻電路，由外部時鐘信號 clk 產(chǎn)生頻率分別為 100Hz 和 25Hz 的時鐘信號?，F(xiàn)在我們就來根據(jù)前面描述的結(jié)構(gòu)功能，確定使用哪些模塊以及這些模塊之間的關(guān)系。 choose : out std_logic_vector(7 downto 0)。 entity stopwatch is port ( reset1 : in std_logic。 源代碼 1 library ieee。 在上面的描述中，實際上已經(jīng)規(guī)定了 跑表 的輸入輸出信號： (1) 輸入信號 ? 復(fù)位開關(guān)信號 reset； ? 啟／停開關(guān)信號 on_off； ? 系統(tǒng)電源復(fù)位信號 sysreset； ? 外部時鐘信號 clk。 根據(jù)上述考慮，可以畫出 跑表 系統(tǒng)的結(jié)構(gòu)框圖， 如圖 31 所示 ， 它說明了整個系統(tǒng)的外部輸入和輸出情況。其中， choose（ 7 downto 0）以 100Hz 的頻率使 8 個 LED 七段顯示數(shù)碼管按次序依次點亮，由于頻率很高，所以可以得到一個無閃爍的穩(wěn)定的 跑表 計時輸出。 綜上所述，可以確定 跑表 的基本方案如下： (1) 當(dāng)對 跑表 進(jìn)行更換電源操作時，由系統(tǒng)電源復(fù)位電路提供給 跑表 的電源復(fù)位信號 sysreset 來控制對 跑表 的復(fù)位操作，即使 跑表 清零。對于該 跑表 的設(shè)計中，系統(tǒng)電源的復(fù)位電路是外加的，并不包含在設(shè)計當(dāng)中。 (2) 當(dāng)做好計時準(zhǔn)備后按下 跑表 的啟 /停開關(guān) on_off， 跑表 開始計時， 跑表 的最小計時單位是 秒；計時完畢后再按一下 跑表 的啟 /停開關(guān) on_off，將終止 跑表 的 計時操作。在現(xiàn)今的各項體育競賽中，最長時間為12 小時的 跑表 已經(jīng)足夠了。實際上啟 /停開關(guān)的使用方法與傳統(tǒng)的機(jī)械式計時器完全相同：當(dāng)按下啟 /停開關(guān)后，將啟動 跑表 并開始計時；當(dāng)再按一下啟 /停開關(guān)時，將終止 跑表 的計時操作。它的主要功能描述如下： (1) 要求設(shè)置復(fù)位開關(guān)。類屬說明提供靜態(tài)信息通道，適用于規(guī)定端口的大小、實體中包括元件的多少以及時間特性等。] END [ ENTITY ] 實體名 。配置可以用于描述實體與結(jié)構(gòu)體的連接關(guān)系，設(shè)計者可以利用配置為實體選擇不同的結(jié)構(gòu)體。 設(shè)計要求 設(shè)計編譯 功能仿真驗證 時序仿真驗證 設(shè)計輸入 器件編程 在線測試 投產(chǎn) 設(shè)計修改 圖 MAX+plusⅡ 軟件工作流程 17 VHDL 程序的結(jié)構(gòu) 一、 VHDL 程序的基本單元 VHDL 程序的結(jié)構(gòu)由結(jié)構(gòu)體、實體、配置（ CONFIGURATION）、程序包（ PACKAGES）和庫（ LIBRARIES）組成。 (4) 支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。 1993 年，又對此標(biāo)準(zhǔn)作了進(jìn)一步修定，推出新標(biāo)準(zhǔn)，即 IEEE 1076—1993 標(biāo)準(zhǔn)。 MAX+plusⅡ 設(shè)計流程 MAX+plusⅡ 的設(shè)計流程如圖 所示，主要由設(shè)計輸入、設(shè)計編譯、設(shè)計驗證（包括功能仿真和時序仿真）、器件編程等步驟完成。計算從輸入引腳到觸發(fā)器、寄存器和異步 RAM 的信號輸入所需的最小建立時間和保持時間。 14 圖 MAX+plusⅡ 層次顯示器 窗口 MAX+plusⅡ 的仿真器 可以對編譯完成后的項目進(jìn)行功能仿真和時序仿 真。 MAX+plusⅡ 的信息處理器用來提示當(dāng)前項目編譯或仿真后的錯誤和信息。 MAX+plusⅡ 有 3 種版本： 商業(yè)版、基礎(chǔ)版和學(xué)生版。 MAX+plusⅡ 軟件主要由層次顯示 器 、信息處理器、設(shè)計輸入編輯器、設(shè)計編譯器、設(shè)計校驗器和器件編程器構(gòu)成了一個完整獨立的 EDA 設(shè)計平臺（見圖 所示 ）。 EDA 技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。中國華大集成電路設(shè)計中心，也提供 IC 設(shè)計軟件，但性能不是很強(qiáng)。在 ASIC 和 PLD 設(shè)計方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。要大力推進(jìn)制造業(yè)信息化，積極開展計算 機(jī)輔助設(shè)計（ CAD）、計算機(jī)輔助工程（ CAE）、計算機(jī)輔助工藝（ CAPP）、計算機(jī)機(jī)輔助制造（ CAM）、產(chǎn)品數(shù)據(jù)管理（ PDM）、制造資源計劃（ MRPII）及企業(yè)資源管理（ ERP）等。 EDA 技術(shù)的發(fā)展趨勢 從目前的 EDA 技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用文泛、工 具多樣、軟件功能強(qiáng)大。 在教學(xué)方面，幾乎所有理工科（特別是電子信息）類的高校都開設(shè)了 EDA 課程。這里所謂的硬件仿真，是針對 ASIC 設(shè)計而言的。4 適配錯誤 報告等。適配完成后， EDA 軟件將產(chǎn)生針對此項設(shè)計的多項結(jié)果 。綜合器對源文件的綜合是針對某一 FPGA/CPLD 供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果具有硬件可實現(xiàn)性。此階段 EDA 技術(shù)的主要特征是支持高級語言對系統(tǒng)進(jìn)行描述，高層次綜合理論得到了巨大的發(fā)展，進(jìn)行系統(tǒng)級的仿真和綜合。所以， 90 年代出現(xiàn)了以自動綜合器和硬件描述語言為基礎(chǔ)，全面支持電子設(shè)計自動化的 9 ESDA(電子系統(tǒng)設(shè)計自動化 )，既高級 EDA 階段，也就是目前所說的 EDA。 80 年代初期， EDA 技術(shù)開始設(shè)計過程的分析，推出了以仿真 (邏輯模擬、定時分析和故障仿真 )和自動布局與布線為核心的 EDA 產(chǎn)品，這一階段的 EDA 己把一系列計算機(jī)學(xué)科的最新成果引入電子設(shè)計，形成了 CAE 計算機(jī)輔工程。 EDA 技術(shù)的發(fā)展始于 70 年代，至今經(jīng)歷了三個階段。直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 8 第二章 實驗的軟件環(huán)境 Altera 的器件能達(dá)到最高的性能和集成度，不僅僅是因為它采用了先進(jìn)的工藝和新的邏輯結(jié)構(gòu)，還在于它提供了現(xiàn)代化的設(shè)計工具。 (3) 開啟時間設(shè)定、關(guān)閉時間設(shè)定可通過控制信號中的時間調(diào)節(jié)來設(shè)置 ,在秒設(shè)置方面每按一下 ,秒就會自動加 1 ,采用 60 進(jìn)制計數(shù) ,當(dāng)計數(shù)到 59 時又會恢復(fù)為 00 。 課題設(shè)計內(nèi)容 應(yīng)用 VHDL 語言設(shè)計數(shù)字系統(tǒng) ,很多設(shè)計工作可以在計算機(jī)上完成 ,從而縮短了系統(tǒng)的開發(fā)時間 ,提高了工作效率。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。數(shù)字跑表 是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的裝置，與機(jī)械式時鐘相比具有更高的準(zhǔn)確性和直觀性，且無機(jī)械裝置，具有更更長的使用壽命， 因此得到了廣泛的使用。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方