【正文】 由仿真波形圖可以看出該時鐘周期為 4hz。 CLK 信號波形如圖 所示，由圖 所示波形可以看出其周期為 1s。 end endcase end end endmodule 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 25 頁 5 系統(tǒng)功能仿真 時鐘節(jié)拍產(chǎn)生模塊的仿真波形 時鐘節(jié)拍產(chǎn)生模塊 用于產(chǎn)生整個系統(tǒng)所需要的時鐘節(jié)拍。b111110。//顯示當(dāng)前時間的秒的十位 state = 339。 end 339。b111011。//顯示當(dāng)前時間的分的十位 state = 339。 end 339。b101111。 //顯示當(dāng)前時間的小時十位 state = 339。 end else begin case(state) 339。 always (posedge displayclk) begin if (reset==0) //復(fù)位信號用于波形仿真時對分頻計數(shù)器初始化 begin state[2:0]=339。 output [7:0]dataout。 module display(displayclk,reset,ledselect,dataout,hour_msb,hour_lsb,min_msb,min_lsb,sec_msb,sec_lsb)。 //數(shù)字 9 的共陽編碼賦值給小時的個位 endcase endmodule LED 顯示模塊 LED 顯示電路與 CPLD 的接口電路共有兩種接法，一種接法是靜態(tài)顯示法，即外接 6 個獨立的一位 LED 數(shù)碼管，在這種接法下每一位 LED 的段碼線共有 8 根，因此采用這種接法時總共需要 6*8+6=54 個 I/O 口，而采用這種接法時，分配 I/O 工作煩瑣，且電路圖接線復(fù)雜。h80。b0111 : hour_lsb=839。 //數(shù)字 5 的共陽編碼賦值給小時的個位 439。h99。b0011 : hour_lsb=839。 //數(shù)字 1 的共陽編碼賦值給小時的個位 439。hc0。b1001 : hour_msb=839。 //數(shù)字 7 的共陽 編碼賦值給小時的十位 439。h82。b0101 : hour_msb=839。 //數(shù)字 3 的共陽編碼賦值給小時的十位 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 22 頁 439。ha4。b0001 : hour_msb=839。//產(chǎn)生鬧鈴音或整點報時音 end always ( sysclk ) begin case (hour[7:4]) 439。hzz。 end 339。b01: //在模式 1 下，將鬧鈴時間設(shè)置值賦值給寄存器，等待譯碼 begin hour=ahour。b00: //在模式 0 下，將正常計數(shù)值賦值給寄存器，等待譯碼 begin hour=hour1。 output [7:0]hour_msb,hour_lsb,min_msb,min_lsb,sec_msb,sec_lsb。 module decoder_7seg(sysclk,clk,clk_4hz,clk_1k,m,alarm1,alarm2,ahour,amin,min1,hour1,sec1,hour_msb,hour_lsb,min_msb,min_lsb,sec_msb,sec_lsb)。 // 產(chǎn)生長音 else alarm2=~clk_1k。amp。 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 20 頁 else alarm1=0。 always (posedge sysclk) begin if ((min1==amin)amp。 input [7:0]min1,hour1,amin,ahour。 end endmodule 鬧鈴與整點報時模塊 鬧鈴的功能是實現(xiàn)當(dāng)?shù)竭_預(yù)設(shè)的時間點時產(chǎn)生為時 20s 的 “ 嘀嘀嘀嘀 ” 急促短音。d23) ahour=0。 else if (amin[3:0]==9) begin amin[3:0]=0。 output [7:0]amin,ahour。 end end end always (posedge cta) //小時計時 與調(diào)整進程 begin if (hour1==839。 end else begin if (min1[3:0] ==9) begin min1[3:0] =0。b0。b1。 else begin if (sec1[3:0]==439。h00。 wire m_clk,h_clk。 input clk,set,m,count1,counta,ct1,cta,m_clk,h_clk。當(dāng)未長時間按下 CHANGE 按鍵時， CT1 時鐘是周期為 60 秒的時鐘信號。 當(dāng)長時間按下 CHANGE 按鍵后，利用系統(tǒng)的 CLK_4HZ 對計數(shù)器進行快速加一處理。 //正常時鐘狀態(tài) endcase end endmodule 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 16 頁 快速時間設(shè)置功能模塊 多功能數(shù)字鐘要求有快速時間設(shè)置功能和慢設(shè)置功能。b01。 {led_min,led_hour}=239。b01。 {led_min,led_hour}=239。 always (posedge mode) begin if (m==2) m=0。 output count1,counta,count2,countb,led_min,led_hour,m。多功能電子鐘共有三個按鍵，一個 MODE 模式選擇鍵，用于選擇相應(yīng)的模式，一個 SET 時間選擇鍵，用于選擇當(dāng)前設(shè)定的是分鐘或者是小時，一個 CHANGE 鍵，用于給當(dāng)前值加 1，當(dāng)長時間按住 CHANGE 時當(dāng)前值連續(xù)快速加 1，用于快速設(shè)定時間 [12]。b1。d512021) //512021/2048000= begin clk_4hz=~clk_4hz。b1。d1024000) //1024000/2048000= begin clk=~clk。 //分頻時鐘計數(shù)器，用于產(chǎn)生頻率為 1Khz的時鐘信號 reg [14:0]divclk_t。 reg clk,clk_4hz,clk_1k,displayclk。在 CPLD 內(nèi)部設(shè)置分頻計數(shù)器的缺點是， CPLD 的觸發(fā)器資源有限，設(shè)置計數(shù)器對資源的占用比較大，因此盡量可能少用一些時鐘節(jié)拍，或者盡量使需要使用的時鐘節(jié)拍相同，還有一種方法是利用兩個已有的時鐘信號進行邏輯運算從 而 獲得想要的時鐘節(jié)拍。其中 CLK 節(jié)拍用于產(chǎn)生秒計時信號，在每個 CLK 的上升沿到來時秒計數(shù)器加 1。 //調(diào)用鬧鈴與整點報時模塊 decoder_7seg decoder_7seg()。 // 秒、分、時計時與時間調(diào)整模塊 mode_select mode_select()。 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 11 頁 4 CPLD 編程設(shè)計 系統(tǒng)信號的定義及頂層模塊 整個系統(tǒng)輸入、輸出信號的定義： sysclk:系統(tǒng)的時鐘信號，由外部有源晶振產(chǎn)生，頻率為 ； mode:外接按鍵，模式選擇信號， mode=0 時為時鐘模式， mode=1 時為設(shè)定鬧鐘模式， mode=2 時為手動設(shè)定時間模式； set:外接按鍵，用于在手動設(shè)置時間時選擇是調(diào)整小時還是分鐘；若長時間按住該鍵，還可以使秒信號清零，用于精確調(diào)整時間； change:外接按鍵，手動調(diào)整時間，每按一次計數(shù)器加 1；若長時間按住則連續(xù)快速加 1，用于快速調(diào)時和定時； alarm：接蜂鳴器，輸出到蜂鳴器的信號，用于產(chǎn)生鬧鈴音和報時音；鬧鈴音為持續(xù) 20s 的急促的 “ 嘀嘀嘀 ” 音，整點報時音為 “ 嘀嘀嘀 嘟 ” 四短一長音； Dataout:輸出信號，輸出顯示時間的數(shù)碼管顯示的段碼 [12]。 ALTERA 公司的MAX7000S 系列 CPLD 有著較高的性價比。在本設(shè)計中取 2200uF。小型電源變壓器的效率一般為 75%左右。 變壓器次 級 電壓估算 由于穩(wěn)壓 器 要正常工作時輸入端的電壓必需要比輸出端高 時才能使 其 穩(wěn)定工作。 圖 JTAG 下載電路 R 20R E S 2R 21R E S 2R 22R E S 2R 23R E S 2V C CV C CT C KT D OT M ST D IT C K1E N D2T D O3V C C4T M S5NC6NC7NC8T D I9GND10J T A G 10 針接口J T A G 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 9 頁 電源電路的設(shè)計 本設(shè)計中的核心器件為 MAX7000S 系列的 EPM7128SLC84， I/O 口電壓 VCCIO 和核心電壓 VCCINT 均支持正 5V，因此在本設(shè)計中統(tǒng)一給 I/O 端口和內(nèi)核提供 +5V的電壓。 JTAG 編程方式對 CPLD 和 FPGA 器件都支持，用于 CPLD 器件的下載文件是 POF 文件。 標(biāo)準中規(guī)定對應(yīng)于數(shù)字集成電 路芯片的每個引腳都設(shè)有一個移位寄存單元，稱為邊界掃描單元 BSC。 圖 有源晶振電路 R 2533KC1102C2102V C CGND2C L K O U T3NC1V C C4有源晶振R 281KR 29R E S 2Q78550V C CD9蜂鳴器B U Z Z E R 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 8 頁 CPLD 編程下載電路的設(shè)計 CPLD 器件多采用 JTAG 編程方式， JTAG 編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預(yù)編程現(xiàn)再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用 JTAG 編程 ,從而大大加快工程進度。 圖 蜂鳴器電路 系統(tǒng)時鐘采用 。 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 7 頁 當(dāng) CPLD 的引腳輸出為高電平時相應(yīng)的指示燈就點亮。 D2 和 D3 用來指示當(dāng)前 設(shè)置狀態(tài)。 MODE 按鍵用于模式選擇，按下一次 MODE 按鍵后電