【正文】 的段碼線連在一起共同接電源的正極，因此采用這種接法時(shí)，一個(gè) 6 位的 LED 總共只需要 8+6=14 個(gè) I/O 口，即 8 位的段碼線和 6 位的位選線，采用這種方式的接法時(shí)，缺點(diǎn)是每次顯示時(shí) 6 位 LED 同時(shí)顯示相同的數(shù)字，因此在這 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 23 頁 種接法下，必需要采用掃描的方式來顯示，即每一個(gè)時(shí)刻只能有一個(gè) LED 處在點(diǎn)亮的狀態(tài)，其它 LED 熄滅，此時(shí)送出相應(yīng)位的段碼。 input displayclk,reset。 reg [7:0]dataout。b000。b000: begin ledselect=639。b001。//數(shù)碼管的第二位（小時(shí)的個(gè)位）被點(diǎn)亮 dataout=hour_lsb。b010: begin ledselect=639。b011。//數(shù)碼管的第四位（分的個(gè)位）被點(diǎn)亮 dataout=min_lsb。b100: begin ledselect=639。b101。//數(shù)碼管的第六位（秒的個(gè)位）被點(diǎn)亮 dataout=sec_lsb。在本系統(tǒng)中總共需要 4 個(gè)不同的時(shí)鐘節(jié)拍，分別為 clk、 clk_4hz、 clk_1k、 displayclk。 圖 CLK 波形圖 CLK_4hz 時(shí)頻率為 4hz 的時(shí)鐘信號(hào)，用于時(shí)間的快速設(shè)置。 圖 CLK_4HZ 波形圖 CLK_1K 時(shí)鐘為頻率 1Khz的時(shí)鐘信號(hào)，用于鬧鈴音頻信號(hào)的產(chǎn)生， CLK_1K 信號(hào)如圖 所示 ，由圖中的波形可以看出兩個(gè)波形占用的周期為 2ms，即一個(gè)周期為 1ms，頻率為 1Khz。 CLK_4hz的仿真波形圖如圖 所示。用于秒計(jì)時(shí)功能模塊。b000。b101: begin ledselect=639。//數(shù)碼管的第五位（秒的十位）被點(diǎn)亮 dataout=sec_msb。b100。b011: begin ledselect=639。//數(shù)碼管的第三位（分的十位）被點(diǎn)亮 dataout=min_msb。b010。b001: begin ledselect=639。 //數(shù)碼管的第一位（小時(shí)的十位）被點(diǎn)亮 dataout=hour_msb。b000000。 reg [2:0]state。 output [5:0]ledselect。因此采用這種接法時(shí)必需要有一個(gè)掃描信號(hào) 來選擇當(dāng)前哪一位 LED 處于點(diǎn)亮狀態(tài)。h90。b1000 : hour_lsb=839。 //數(shù)字 6 的共陽編碼賦值給小時(shí)的個(gè)位 439。h92。b0100 : hour_lsb=839。 //數(shù)字 2 的共陽編 碼賦值給小時(shí)的個(gè)位 439。hf9。b0000 : hour_lsb=839。 //數(shù)字 8 的共陽編碼賦值給小時(shí)的十位 439。hf8。b0110 : hour_msb=839。 //數(shù)字 4 的共陽編碼賦值給小時(shí)的十位 439。hb0。b0010 : hour_msb=839。 //數(shù)字 0 的共陽編碼賦值給小時(shí)的十位 439。clk_4hz:0)|alarm2。 sec=839。hzz。 end 339。 always (posedge sysclk) begin case(m) 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 21 頁 339。 input [1:0]m。因此在數(shù)碼管上正常顯示時(shí)間的話，必需要對(duì)在三個(gè)模式下的時(shí)、分、秒進(jìn)行譯碼才能得到正常的顯示。d58) alarm2=clk_1k。d59)amp。d20) alarm1=1。 reg [7:0]sec1。 input sysclk,clk_1k。 end else ahour[3:0]=ahour[3:0] + 1。 end always (posedge ctb) begin if (ahour==839。d59) amin=0。 input ct2,ctb。 hclk =0。 hclk = 1。 minclk=139。 sec1[7:4]=sec1[7:4] + 139。b1。 (!m)) //按住 SET 鍵一段時(shí)間，秒信號(hào)自動(dòng)清零 sec1 [7:0] = 839。 reg [7:0]sec1,min1,hour1。 module time_mode0(clk,set,m,count1,ct1,counta,m_clk,h_clk,cta,sec1,min1,hour1)。CT1 為分計(jì)時(shí)的同步時(shí)鐘，在每個(gè) CT1 時(shí)鐘信號(hào)的上升沿對(duì)分寄存器加 1。快速時(shí)間設(shè)置進(jìn)程，功能描述：長時(shí)間按下“change”鍵，則分別生成 num num num num4 信號(hào)用于連續(xù)快速加 1。 end default: ount1,count2,counta,countb,led_min,led_hour}=0。 {led_min,led_hour}=239。 end 1:begin if (bool) begin //設(shè)定鬧鈴分鐘 count2=change。 {led_min,led_hour}=239。 always (posedge clk) begin case(m) 2: begin 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 15 頁 if (bool) begin //手動(dòng)設(shè)定分鐘 count1=change。 reg led_min,led_hour。 input mode,set,change,clk。分別為：模式 0 為正常時(shí)鐘模 式，模式 1 為設(shè)置鬧鈴功能，模式 2 為手動(dòng)校時(shí)功能。 end else begin div_count2=div_count2+139。 if (div_count2==2039。 end else begin div_count1=div_count1+139。 if (div_count1==2139。 //分頻 時(shí)鐘計(jì)數(shù)器，用于產(chǎn)生頻率為 4hz的時(shí)鐘信號(hào) reg [11:0]div_count3。 output clk,clk_4hz,clk_1k,displayclk。分頻進(jìn)程的原理是在 CPLD 內(nèi)部設(shè)置一個(gè)分頻計(jì)數(shù)器和一個(gè)觸發(fā)器，當(dāng)計(jì)數(shù)到分頻值時(shí)觸發(fā)器進(jìn)行翻轉(zhuǎn)，因此只要設(shè)置不同的分頻計(jì)數(shù)器的計(jì)數(shù)值就可以得到不同的時(shí)鐘節(jié)拍。在本設(shè)計(jì)中總共用到如下幾個(gè)時(shí)鐘節(jié)拍： 1hz 的時(shí)鐘 CLK， 4HZ的時(shí)鐘 CLK_4hz，1Khz的時(shí)鐘信號(hào) CLK_1K，和 50hz的時(shí)鐘 displayclk。 //調(diào)用鬧鈴時(shí)間設(shè)置模塊 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 12 頁 alarm alarm()。 //調(diào)用時(shí)鐘節(jié)拍產(chǎn)生模塊 time_mode0 time_mode0()。 圖 EPM7128SLC 的 PLCC 封裝 EPM7128SLC84 是 MAX7000S 家族成員之一，它有如下的特點(diǎn) ： 可用邏輯門個(gè)數(shù)為 2500 門， 128 個(gè) 宏單元， 8 個(gè)邏輯 陣 列塊，最大用戶可用 I/O 口 100 個(gè)，支持 5V在系統(tǒng)編程和符合 的 JTAG 下載接口，內(nèi)建邊界掃描測(cè)試電路，支持片上調(diào)試 ， EPM7128SLC8415 的封裝如圖 所示 。 EPM7128SLC84 器件介紹 [10] 本次設(shè)計(jì)的核心器件采用 ALTERA 公司的 CPLD 可編程器件。電源頻率為 50hz，則 T=，根據(jù) CRL=（ 3~5） T/2，則 C=[（ 3~5） T/2]/RL=2021~3300uF。正常情況下變壓器輸出功率約為 9V**=， 當(dāng)市網(wǎng)電壓升到 250V 時(shí)，變壓器的輸出功率為 *250/220=。下面介紹電 源 各部分參數(shù)的整定方法 。 9 引腳 TDI 為測(cè)試數(shù)據(jù)輸入（數(shù)據(jù)輸入到器件），10 引腳接地。邊界掃描寄存器電路僅在進(jìn)行 JTAG 測(cè)試時(shí)有效，在集成電路正常工作時(shí)無效，不影響集成電路的功能。與 JTAG 接口兼容的器件可以是微處理器（ MPU）、微控制器（ MCU）、 PLD、 CPL、 FPGA、 ASIC 或其它符合 規(guī)范的芯片。有源晶振電路如圖 所示。二極管D9 起到續(xù)流保護(hù)的作用，蜂鳴器電路如圖 所示。 R 171KR 181KR 191KD1L EDD2L EDD3L ED 圖 指示燈電路 引腳的連接為， D1 接 CPLD的 PIN61， D2 接 CPLD的 PIN63， D3 接 CPLD的 PIN64。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 6 頁 R14 .7 KR24 .7 KR34 .7 KS1M O D ES2S E TS3C H A N G EV C C V C C V C CM O D ES E TC H A N G E 圖 按鍵電路 在本設(shè)計(jì)中共有四個(gè)指示燈，一個(gè)為電源指示燈，其它三個(gè)是工作狀態(tài)指示燈，D1 為鬧鈴報(bào)警指示電路，當(dāng)設(shè)置鬧鈴后鬧鈴指示電路就工作在點(diǎn)亮狀態(tài)，指示當(dāng)前設(shè)有鬧鈴。 在本設(shè)計(jì)中只有三 個(gè)按鍵，分別為 MODE、 SET、 CHANGE。同樣在下一時(shí)刻，只讓下 一位的位選線處于選通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)，在段碼線上輸出將要顯示字符的段碼，則同一時(shí)刻，只有選通位顯示相應(yīng)的字符 ， 而其它各位是熄滅的 ， 如此循環(huán)下去，就可以使各位顯示出將要顯示的字符。由于各段碼線并聯(lián)， 8 位 I/O 口輸出的段碼對(duì)各個(gè)顯示位來說都是相同的。但是因?yàn)殪o態(tài)顯示方式下，各位 LEDQ19015Q29015Q39015Q49015Q59015 Q69015R4330R510KR610KR710KR810KR910KR 1010KR 11R 12R 13R 14R 15R 16V C CL E D 0 L E D 1 L E D 2 L E D 3 L E D 4 L E D 5A B C D E F G db 543210LED 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 5 頁 的段碼線都是獨(dú)立的，因此一個(gè) 6 位的 LED 顯示器需要占用 6*8+6=54 個(gè) I/O 口，在這種情況下為了簡化接線，本設(shè)計(jì)采用的是動(dòng)態(tài)掃描方式來顯示。 圖 LED 顯示電路 LED 的顯示方式有靜態(tài)顯示和動(dòng)態(tài)方式兩種工作方式。驅(qū)動(dòng)三級(jí)管為 PNP型三極管，用于開關(guān)電路中。各功能子模塊分別為：系統(tǒng)分頻功能模塊 、模式選擇功能模塊、快速時(shí)間設(shè)置功能模塊 、秒分時(shí)計(jì)時(shí)與時(shí)間調(diào)整模塊、鬧鈴時(shí)間設(shè)置模塊 、鬧鈴與整點(diǎn)報(bào)時(shí)模塊 、 7 段顯示譯碼模塊 以及 LED 顯示功能模塊 。在功能級(jí)進(jìn)入仿真和糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，然后用綜合工具將設(shè)計(jì)轉(zhuǎn)化為具體門電路網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)可以是 PLD 器件或?qū)Ｓ眉呻娐贰? 鬧鈴的功能是實(shí)現(xiàn)當(dāng)?shù)竭_(dá)預(yù)設(shè)的時(shí)間點(diǎn)時(shí)產(chǎn)生為時(shí) 20s 的“嘀嘀嘀嘀”急促短音。CHANGE 按