【正文】 種接法下，必需要采用掃描的方式來顯示，即每一個時刻只能有一個 LED 處在點(diǎn)亮的狀態(tài)，其它 LED 熄滅，此時送出相應(yīng)位的段碼。 reg [7:0]dataout。b000: begin ledselect=639。//數(shù)碼管的第二位（小時的個位）被點(diǎn)亮 dataout=hour_lsb。b011。b100: begin ledselect=639。//數(shù)碼管的第六位（秒的個位）被點(diǎn)亮 dataout=sec_lsb。 圖 CLK 波形圖 CLK_4hz 時頻率為 4hz 的時鐘信號，用于時間的快速設(shè)置。 CLK_4hz的仿真波形圖如圖 所示。b000。//數(shù)碼管的第五位（秒的十位）被點(diǎn)亮 dataout=sec_msb。b011: begin ledselect=639。b010。 //數(shù)碼管的第一位（小時的十位）被點(diǎn)亮 dataout=hour_msb。 reg [2:0]state。因此采用這種接法時必需要有一個掃描信號 來選擇當(dāng)前哪一位 LED 處于點(diǎn)亮狀態(tài)。b1000 : hour_lsb=839。h92。 //數(shù)字 2 的共陽編 碼賦值給小時的個位 439。b0000 : hour_lsb=839。hf8。 //數(shù)字 4 的共陽編碼賦值給小時的十位 439。b0010 : hour_msb=839。clk_4hz:0)|alarm2。hzz。 always (posedge sysclk) begin case(m) 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 21 頁 339。因此在數(shù)碼管上正常顯示時間的話，必需要對在三個模式下的時、分、秒進(jìn)行譯碼才能得到正常的顯示。d59)amp。 reg [7:0]sec1。 end else ahour[3:0]=ahour[3:0] + 1。d59) amin=0。 hclk =0。 minclk=139。b1。 reg [7:0]sec1,min1,hour1。CT1 為分計時的同步時鐘，在每個 CT1 時鐘信號的上升沿對分寄存器加 1。 end default: ount1,count2,counta,countb,led_min,led_hour}=0。 end 1:begin if (bool) begin //設(shè)定鬧鈴分鐘 count2=change。 always (posedge clk) begin case(m) 2: begin 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 15 頁 if (bool) begin //手動設(shè)定分鐘 count1=change。 input mode,set,change,clk。 end else begin div_count2=div_count2+139。 end else begin div_count1=div_count1+139。 //分頻 時鐘計數(shù)器，用于產(chǎn)生頻率為 4hz的時鐘信號 reg [11:0]div_count3。分頻進(jìn)程的原理是在 CPLD 內(nèi)部設(shè)置一個分頻計數(shù)器和一個觸發(fā)器，當(dāng)計數(shù)到分頻值時觸發(fā)器進(jìn)行翻轉(zhuǎn)，因此只要設(shè)置不同的分頻計數(shù)器的計數(shù)值就可以得到不同的時鐘節(jié)拍。 //調(diào)用鬧鈴時間設(shè)置模塊 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 12 頁 alarm alarm()。 圖 EPM7128SLC 的 PLCC 封裝 EPM7128SLC84 是 MAX7000S 家族成員之一，它有如下的特點(diǎn) ： 可用邏輯門個數(shù)為 2500 門， 128 個 宏單元， 8 個邏輯 陣 列塊，最大用戶可用 I/O 口 100 個，支持 5V在系統(tǒng)編程和符合 的 JTAG 下載接口，內(nèi)建邊界掃描測試電路，支持片上調(diào)試 ， EPM7128SLC8415 的封裝如圖 所示 。電源頻率為 50hz，則 T=，根據(jù) CRL=（ 3~5） T/2，則 C=[（ 3~5） T/2]/RL=2021~3300uF。下面介紹電 源 各部分參數(shù)的整定方法 。邊界掃描寄存器電路僅在進(jìn)行 JTAG 測試時有效，在集成電路正常工作時無效，不影響集成電路的功能。有源晶振電路如圖 所示。 R 171KR 181KR 191KD1L EDD2L EDD3L ED 圖 指示燈電路 引腳的連接為， D1 接 CPLD的 PIN61， D2 接 CPLD的 PIN63， D3 接 CPLD的 PIN64。 在本設(shè)計中只有三 個按鍵，分別為 MODE、 SET、 CHANGE。由于各段碼線并聯(lián)， 8 位 I/O 口輸出的段碼對各個顯示位來說都是相同的。 圖 LED 顯示電路 LED 的顯示方式有靜態(tài)顯示和動態(tài)方式兩種工作方式。各功能子模塊分別為：系統(tǒng)分頻功能模塊 、模式選擇功能模塊、快速時間設(shè)置功能模塊 、秒分時計時與時間調(diào)整模塊、鬧鈴時間設(shè)置模塊 、鬧鈴與整點(diǎn)報時模塊 、 7 段顯示譯碼模塊 以及 LED 顯示功能模塊 。 鬧鈴的功能是實(shí)現(xiàn)當(dāng)?shù)竭_(dá)預(yù)設(shè)的時間點(diǎn)時產(chǎn)生為時 20s 的“嘀嘀嘀嘀”急促短音。 按鍵功能介紹： MODE 按鍵用來選擇當(dāng)前數(shù)字鐘的工作模式，系統(tǒng)正常工作在模式 0 下 。同時這種設(shè)計減少了所需芯片的種類和數(shù)量，縮小了體積，降低了功耗，提高了系統(tǒng)的可靠性 [2]。 關(guān)鍵詞： 硬件描述語言 ， VHDL， 數(shù)字電路設(shè)計 , 數(shù)字鐘 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 II 頁 Digital Clock Design Based On The Hardware Description Language(VHDL) Author: 。 本文使用 VHDL語言設(shè)計了一個數(shù)字時鐘電路，給出了設(shè)計該數(shù)字系統(tǒng)的流程和方法 。 Abstract VHDL can be used to describe,simulate and digital system automatically. Nowdays,it bees a key technology in automatic electronic design. There is a lot of superiority in this description article introduces the method and the process using VHDL to design a digital system by an example of digital clock dasign. The result given in this paper shows that VHDL is one of the strongest tools in hardware description and it is a flexible among the design method. The method given in this paper can reduce the difficulty of digital system design and improve the work efficiency. The use of EDA design technology, hardwaredescription language VHDL description logic means for the system design documents, in MaxplusII tools environment, a topdown design, by the various modules together build a CPLDbased digital clock. The main system chips used EPM7128SLC84, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After piling the design and simulation procedures, the programmable logic device to download verification, the system can plete the hours, minutes and seconds respectively, using keys to modify, cleared , start and stop the digital clock. Key words: Hardware description language,VHDL, Digital circuit design, digital clock 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 III 頁 目 錄 1 緒論 ....................................................................................................................................... 1 課題背景 ......................................................................................................................... 1 本課題研究的內(nèi)容 ......................................................................................................... 1 2 總體設(shè)計方案 ....................................................................................................................... 3 3 單元模塊電路設(shè)計 ............................................................................................................... 4 時間顯示電路模塊設(shè)計 ................................................................................................. 4 按鍵及指示燈電路模塊的設(shè)計 ..................................................................................... 5 蜂鳴器及有源晶振電路的設(shè)計 ..................................................................................... 7 CPLD 編 程下載電路的設(shè)計 .................