【正文】 use 。 end if。 cout : out std_logic。下面給出了它們的 VHDL 源代碼，源代碼 是六進(jìn)制計(jì)數(shù)器的功能描述，源代碼 是三進(jìn)制計(jì)數(shù)器的功能描述。 end if。 36 clk : in std_logic。 在對(duì) 跑表 計(jì)時(shí)模塊進(jìn)行 VHDL 描述之前，首先先來描述 構(gòu)成 跑表 計(jì)時(shí)模塊的各個(gè)計(jì)數(shù)器：三進(jìn)制計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器和十進(jìn)制計(jì)數(shù)器。 end process。 reset0 : in std_logic。當(dāng)復(fù) 位信號(hào) reset0 或者是系統(tǒng)電源復(fù)位信號(hào) sysreset 有效時(shí)，計(jì)數(shù)允許信號(hào) enable 無效；當(dāng)復(fù)位信號(hào) reset0 和 sysreset 都無效并且去除抖動(dòng)后的啟 /停信號(hào) on_off0 有效時(shí)，計(jì)數(shù)允許信號(hào) enable 開始有效，直到下一次啟 /停信號(hào) on_off0 有效時(shí)才變成無效。 U1: clk_div4 port map (clk0_tmp,sysreset,clk1_tmp)。 end ponent。 entity clk_div is port(sysreset : in std_logic。 end if。 elsif ( count = “11”) then count = ( others = ?0?)。 use 。 process (clk) begin 31 if ( clk?event and clk =?1?) then if ( count = “1001”) then clk_div = ?1? 。 end clk_div10。 先來描述 10 分頻電路和 4 分頻電路，源代碼 描述的是 10 分頻電路，分頻后信號(hào)的占空比為 1： 9；源代碼 描述的是 4 分頻電路 ，分頻后信號(hào)的占空比為 1： 3。 process(clk) begin if ( clk?event and clk =?0?) then on_off0 = clk1 and on_off_tmp1 and on_off_tmp3。 clk1 : in std_logic。由于復(fù)位脈 28 沖 reset0 和啟 /停脈沖 on_off0 的定時(shí)關(guān)系是完全相似的，所以在 圖 34 中只 給出了 開關(guān)脈沖 on_off0 的定時(shí)關(guān)系。 跑表 系統(tǒng)被劃分為 5 個(gè)模塊，而在頂層設(shè)計(jì)中是將各個(gè) 模塊作為元件來引用的，因此需要將各個(gè)模塊設(shè)計(jì)成為獨(dú)立實(shí)體的形式，這樣它們就能作為元件被引用了。 signal hr : std_logic_vector(3 downto 0)。 end ponent。 min10 : out std_logic_vector(2 downto 0)。 sec : out std_logic_vector(3 downto 0)。 reset0 : in std_logic。 clk1 : out std_logic)。 clk : in std_logic。 輸出信號(hào) ? 小時(shí)十位信號(hào) hr10； ? 小時(shí)個(gè)位信號(hào) hr； ? 分十位信號(hào) min10； ? 分個(gè)位信號(hào) min； ? 秒十位信號(hào) sec10； 24 ? 秒個(gè)位信號(hào) sec； ? 秒位信號(hào) sec01； ? 秒位信號(hào) sec001。 圖 跑表 各個(gè)模塊之間的連接關(guān)系 下面我們就根據(jù)圖 33 所示的各個(gè)模塊的連接關(guān)系來確定各個(gè)模塊的輸入信號(hào)和輸出信號(hào)。只有當(dāng)使能信號(hào)有效時(shí)，才能夠進(jìn)行 跑表的定時(shí)計(jì)數(shù)操作。 end stopwatch。 use 。系統(tǒng)的接口包括輸入信號(hào)、輸出信號(hào)、一些 輸入輸出雙向信號(hào)以及需要傳輸?shù)哪承﹨?shù)。 ? 按下 跑表 的啟 /停開關(guān) on_off， 跑表 計(jì)時(shí)開始。這里取 1000Hz 的時(shí)鐘輸入信號(hào) clk。在體育競(jìng)賽中運(yùn)動(dòng)員的成績(jī)計(jì)時(shí)是以 秒為最小單位的，因此要求設(shè)計(jì)的計(jì)時(shí)器能 夠顯示 秒的時(shí)間。實(shí)體語句部分定義實(shí)體接口中的公共信息。 ] [ PORT (端口表 )。 (6) 以硬件描述語言 VHDL 從事設(shè)計(jì)工作，不必考慮線路布局問題，降低設(shè)計(jì)的復(fù)雜度 。它是美國(guó)國(guó)防部在 80 年代初研究 VHSIC計(jì)劃時(shí)組織開發(fā)的。分析多個(gè)源節(jié)點(diǎn)和目標(biāo)節(jié)點(diǎn)之間的傳播延遲路徑。 MAX+plusⅡ 的設(shè)計(jì)環(huán)境 圖 所示為 MAX+plusⅡ 的激活的管理器界面，項(xiàng)目設(shè)計(jì)的各項(xiàng)操作都是在MAX+plusⅡ 管理器中進(jìn)行的，所有的設(shè)計(jì)都是從此界面開始的。 EDA 市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水 平沿很有限，需迎頭趕上。但各國(guó)也正在努力開發(fā)相應(yīng)的工具。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購入一些最新的 EDA 技術(shù)。而硬件測(cè)試則是針對(duì) FPGA/CPLD直接用于電路系統(tǒng)的檢測(cè)而言的。2 時(shí)序仿真用網(wǎng)表文件 。完成設(shè)計(jì)描述后即可通過編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。其作用已不僅僅是輔助設(shè)計(jì)，而且可以代替人進(jìn)行某種思維。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅度提高。系統(tǒng)時(shí)間可以同單獨(dú)的至零信號(hào) ,將數(shù)碼管顯示時(shí)間直接恢復(fù)到 00. 00 狀態(tài)。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD 器件。因此，此次設(shè)計(jì)與 制作數(shù)字跑表 就是為了了解 跑表 的原理，從而學(xué)會(huì)制作 數(shù)字跑表 .而且通過 跑表 的制作進(jìn)一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實(shí)用方法 .且由于 數(shù)字跑表 包括組合邏輯電路和時(shí)敘電路 .通過它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法 。所以，要制作一個(gè)定時(shí)系統(tǒng)。 CPLD 4 目 錄 1. 緒 論 ................................................................ 5 引 言 ............................................................. 5 CPLD 概述 ......................................................... 5 2. 實(shí)驗(yàn)的軟件環(huán)境 ........................................................ 8 MAX+plusⅡ軟件 ................................................... 11 MAX+plusⅡ簡(jiǎn)介 ............................................. 11 MAX+plusⅡ的設(shè)計(jì)環(huán)境 ....................................... 12 MAX+plusⅡ設(shè)計(jì)流程 ......................................... 15 VHDL 語言 ........................................................ 15 VHDL 語言 概要 ............................................... 15 VHDL 程序的結(jié)構(gòu) ............................................. 17 3. 跑表 的設(shè)計(jì) ........................................................... 18 跑表 的功能描述 ................................................... 18 頂層設(shè)計(jì)的 VHDL 源代碼 ............................................ 20 頂層實(shí)體設(shè)計(jì)及 VHDL 源代碼 ................................... 20 頂層結(jié)構(gòu)體的設(shè)計(jì)及 VHDL 源代碼 ............................... 21 跑表 各個(gè)模塊的分析及其 VHDL 源代碼 ................................ 27 鍵輸入模塊 .................................................. 27 時(shí)鐘分頻模塊 ................................................ 29 控制模塊 .................................................... 33 跑表 計(jì)時(shí)模塊 ................................................ 35 跑表 顯示模塊 ................................................ 41 仿真結(jié)果 ......................................................... 49 4. 結(jié) 語 ............................................................... 53 致 謝 .................................................................. 54 參考文獻(xiàn) ................................................................ 55 5 第一章 緒 論 引 言 20 世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。 本文 分析 了 體育用 跑表 的設(shè)計(jì)原理及設(shè)計(jì)的 具體過程 。s MAX + plus Ⅱ software simulation platform, an EDA developing tool used to pile and simulate, EPF10K10LC844 device is used to plete the CPLD implementation of the stopwatch. Keywords: Stopwatch。尤其在醫(yī)院，每次護(hù)士都會(huì)給病人作皮試，測(cè)試病人是否對(duì)藥物過敏。 通過數(shù)字跑表的設(shè)計(jì)，鞏固計(jì)算機(jī)組成原理課程，理論聯(lián)系實(shí)際，提高分析、解決計(jì)算機(jī)技術(shù)的實(shí)際問題的獨(dú)立工作能力； 掌握 用 VHDL 語言編制 簡(jiǎn)單 的小型模塊， 學(xué)會(huì)跑表的設(shè)計(jì)方法 ,熟悉集成電路的使用方法 ,初步掌握數(shù)字跑表的設(shè)計(jì)方法并實(shí)現(xiàn)時(shí)間的顯示和校對(duì)，并能對(duì)數(shù)字跑表進(jìn)行擴(kuò)展。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。 (2) 具有 3 種功能狀態(tài) :系統(tǒng)時(shí)間運(yùn)行狀態(tài) ,系統(tǒng)時(shí)間至零狀態(tài) ,時(shí)鐘正常顯示狀態(tài) ,通過輸入控制信號(hào)可以使系統(tǒng)在這 3 個(gè)狀態(tài)之間切換 ,使數(shù)碼管顯示相應(yīng)狀態(tài)的時(shí)間 。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，根據(jù)硬件描述語言 VHDL完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局、仿真。這類專用軟件大多數(shù)以機(jī)為工作平臺(tái)，易于學(xué)用，設(shè)計(jì)中小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣泛應(yīng)用于工程設(shè)計(jì)。 EDA 技術(shù)高級(jí)階段采用二種新的設(shè)計(jì)概念，自頂而下 (Top Down)的設(shè)計(jì)方式和并行工程的設(shè)計(jì)方法，設(shè)計(jì)者的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上， EDA 系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級(jí)至物理級(jí)的設(shè)計(jì)。綜合通過后必須利用 FPGA/CPLD 布局 /布線適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。如果以上的所有過程，包括編譯、綜合、布線 /適配和行為仿真、功能仿真、時(shí)序仿真都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，就可以將適配器產(chǎn)生的配置 /下載文件通過 FPGA/CPLD 編程器或下載電纜載入目標(biāo)芯片 FPGA 或 CPLD 中，然后進(jìn)入最后一個(gè)步驟 :硬件仿真或測(cè)試，以便在更真實(shí)的環(huán)境中檢驗(yàn)設(shè)計(jì)的運(yùn)行情況。 科研方面主要利用電路仿真工具（ EWB 或 PSPICE）進(jìn)行電路設(shè)計(jì)與仿真；利用虛擬儀器進(jìn)行產(chǎn)品測(cè)試；將 CPLD/FPGA 器件實(shí)