【正文】 沈陽理工大學(xué)學(xué)士學(xué)位論文 32 致 謝 本次畢業(yè)設(shè)計(jì)是在崔秀敏老師的細(xì)心指導(dǎo)下完成的，從最初的定題，到搜集資料，到寫作、修改，論文定稿，老師給了我耐心和無私的幫助。本文采用性能優(yōu)越的 8 位 A／ D 轉(zhuǎn)換器對模擬電壓采樣，以一片高性能 FPGA 芯片為控制核心，分別在軟件和硬件上實(shí)現(xiàn)了諸多功能，對電壓信號的轉(zhuǎn)換結(jié)果進(jìn)行準(zhǔn)確實(shí)時(shí)的運(yùn)算處理并送出顯示。輸入 10001111 時(shí)，經(jīng) ADC0809 轉(zhuǎn)換后對應(yīng)輸出的值是 10001111，高四位 1000 對應(yīng)的電壓值是 ，低四位 1111 對應(yīng)的電壓值是 ，所以輸出電壓是 ， 2 的 LED7位位選碼是 1011011,8 的 LED7 位位選碼是 1111111,6 的 7 位位選碼是 1111101，所以輸出的結(jié)果是 ，仿真無誤。 end one。 end process。 end leddisplay。 use 。 上述程序 (1)、 (2)區(qū)塊分別是高、低 4 位的電壓查表轉(zhuǎn)換，轉(zhuǎn)換結(jié)果各是 12 位的 BCD碼；程序 (3)區(qū)塊是在 BCD 碼相加前，先行判斷那幾個(gè) 4 位相加會有幾位，并做進(jìn)位記錄；程序 )(4)~(6)區(qū)塊分別是由第 4 位、中 4 位、高 4 位作 BCD 碼相加。039。 else hdata(7 downto 4)+ldata(7 downto 4)。 else hdata(7 downto 4)+ldata(7 downto 4)+0110 when c1=39。039。039。 signal c1:std_logic。 entity dataprocess is port(b_datain:in std_logic_vector(7 downto 0)。 盡管狀態(tài)機(jī)的表達(dá)方式和功能不盡相同，但都有相對固定的語句和程序結(jié)構(gòu)。event then temp=datain。event and clk=39。 oe=39。139。)then next_state=st3。 start=39。139。 oe=39。 signal temp:std_logic_vector(7 downto 0)。 dataout:out std_logic_vector(7 downto 0)。 （ 2）動態(tài)顯示的字位更新采用一個(gè)計(jì)數(shù)器頻率約為 125Hz 的信號輪流接通各位數(shù)碼管的位線，并對顯示字符進(jìn)行掃描，應(yīng)保證顯示不閃爍。修正規(guī)則： (1)如果任何兩個(gè)對應(yīng)位 BCD 數(shù)相加的結(jié)果向高一位無進(jìn)位，若得到的結(jié)果小于或等于 9,則該不需修正 。例如：從 AD0809 上 取得的數(shù)據(jù)位“ 11011110”，“ 1101”對應(yīng)的電壓值位 ,其對應(yīng)的 BCD 編碼為“ 010000010110”，“ 1110”對應(yīng)的電壓值為 ，其對應(yīng)的 BCD 編碼為“ 000000101000”。因此可以用查詢方式，測試 EOC 的狀態(tài)，即可確認(rèn)轉(zhuǎn)換是否完成，并接著進(jìn)行數(shù)據(jù)傳送。當(dāng) OE 輸入高電平 時(shí)，輸出三態(tài)門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。 Vcc：電源，單一＋ 5V。 ALE：地址鎖存允許信號，輸入，高電平有效。利用TLC549 就可以采集外部模擬電壓的大小并轉(zhuǎn)換成數(shù)字信號，通過串行輸入到控制器，經(jīng)過控制器對數(shù)據(jù)處理如計(jì)算成實(shí)際電壓、保留三位小數(shù)，再經(jīng)過控制器設(shè)計(jì)的數(shù)碼管控制模塊控制四個(gè)數(shù)碼管顯示處理過后的數(shù)據(jù)，就實(shí)現(xiàn)了將外部電壓值顯示在數(shù)碼管的功能，這樣就實(shí)現(xiàn)了數(shù)字電壓表的顯示。 采用 FPGA 芯片作為系統(tǒng)的核心器件，負(fù)責(zé) ADC0809 的 A/D 轉(zhuǎn)換的啟動、地址鎖存、輸入通道的選擇、數(shù)據(jù)的讀取。 圖 仿真波形編輯窗口 沈陽理工大學(xué)學(xué)士學(xué)位論文 12 2 設(shè)計(jì)任務(wù)與要求 要求利用 FPGA 控制模塊數(shù)轉(zhuǎn)換器對外部輸入的模擬信號進(jìn)行采樣，獲取當(dāng)前電壓值，并在數(shù)碼管上顯示 。注意保存文件名要和實(shí)體名一致。所建立的項(xiàng)目名稱要保證和設(shè)計(jì)名稱一致，以便于 Quartus ‖軟件的編譯。 沈陽理工大學(xué)學(xué)士學(xué)位論文 6 Quartus ‖設(shè)計(jì)輸入 Quartus II 的設(shè)計(jì)過程主要由設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和器件編程 4 部分組成。③ VHDL語言程序的模擬。 6） 建模方便：由于 VHDL 中可綜合的語句和用于仿真的語句齊備，行為描述能力強(qiáng)，因此 VHDL 特別適合信號建模。當(dāng)設(shè)計(jì)、仿真通過后，在指定具體的器件綜合、適配即可。因此 VHDL 使用起來非常靈活。目前，幾乎所有的EDA 廠商出品的 EDA 軟件都兼容這種標(biāo)準(zhǔn)。 （ 6）器件編程測試 時(shí)序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù) 據(jù)文件。 （ 2）設(shè)計(jì)輸入 設(shè)計(jì)輸入將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。由于各個(gè)模塊都是集成在 FPGA 芯片內(nèi)部，這就很大程度地解決了信號的干擾問題，使得 FPGA 的工作頻率可以大幅度的提高。此次設(shè)計(jì)主要應(yīng)用的軟件是美國 ALTERA 公司自行設(shè)計(jì)的 Quartus II[8]。推動該潮流發(fā)展的引擎就是日趨進(jìn)步和完善的 ASIC 設(shè)計(jì)技術(shù)。 關(guān)鍵詞： 電子設(shè)計(jì)自動化； VHDL； A/D 采集；數(shù)字電壓表 沈陽理工大學(xué)學(xué)士學(xué)位論文 II Abstract VHDL (., ultra high speed integrated circuit hardware description language) is with the development of programmable logic devices (PLD) and developed a kind of hardware description language, is mainly used to describe the structure of the digital system, behavior, function and interface of electronic design automation (EDA) is one of the key technologies. It uses a topdown design method, namely from the overall system requirements, from top to down gradually to refine design content, such as divided into sub modules, finally pleted the overall design of the system hardware. It supports design library and reusable ponents to generate, support the class design, module design creation. VHDL design technology of programmable applicationspecific integrated circuit (ASIC) plays a very important role in the development. The circuit of the design that use VHDL language to plete ,the voltmeter can plete collection of voltage data,conversion,treatment and this time design is primarily the applied software is Quartus Ⅱ . which is made by the United States ALTERA system’s range is 5v to +5v and precision is . Keywords: Electronic Design Automation 。沈陽理工大學(xué)學(xué)士學(xué)位論文 I 摘 要 VHDL(即超高速集成電路硬件描述語言 )是隨著可編程邏輯器件 (PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，是電子設(shè)計(jì)自動化 (EDA)的關(guān)鍵技術(shù)之一。VHDL。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能的要求，自上而下的完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直接生成器件。 FPGA 設(shè)計(jì)特點(diǎn) FPGA 設(shè)計(jì)的特點(diǎn)如下： （ 1）硬件設(shè)計(jì)軟件化 沈陽理工大學(xué)學(xué)士學(xué)位論文 2 這是 FPGA 開發(fā)的最大優(yōu)勢。另外，一般的 FPGA 內(nèi)部都有 PLL 倍頻的 時(shí)鐘，這進(jìn)一步解決了電磁干擾和電磁兼容問題 [9,10]。設(shè)計(jì)輸入通常有以下集中形式： 1)原理圖輸入方式 2)硬件描述語言輸入方式 3)波形輸入方式 （ 3）功能仿真 功能仿真也叫做前仿真。 硬件描述語言 VHDL VHDL 的發(fā)展 VHDL 的英文全名是 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language。 硬件描述語言 (hardware description language,HDL)是電子系統(tǒng)硬件行為描述 ,結(jié)構(gòu)描述 ,數(shù)據(jù)流描述的語言 .目前 ,利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì) .隨著研究的深入 ,利用硬件描述語言進(jìn)行模擬電子系 統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)也正在探索沈陽理工大學(xué)學(xué)士學(xué)位論文 4 中 ?？梢哉f，在幾種硬件描述語言中， VHDL 是描述能力最強(qiáng)的一種語言。 3） 可移植性： VHDL是一種標(biāo)準(zhǔn)語言，故采用 VHDL進(jìn)行的設(shè)計(jì)可以被不同的 EDA工具所支持。目前支持 VHDL 的綜合器能對復(fù)雜的算數(shù)描述進(jìn)行綜合（如 Quartus ‖ 以上的版本都能對 std_logic_vector 類型的數(shù)據(jù)進(jìn)行加、減、乘、除），因此對于復(fù)雜電路的建模， VHDL 無論仿真還是綜合都是非常合適的描述語言。④ VHDL 語言的綜合、優(yōu)化和布局布線。 Quartus II 軟件的基本設(shè)計(jì)流程如圖 所示。 打開 Quartus II，在 File 菜單中選擇 New Project Wizard 項(xiàng)，將出現(xiàn)工程項(xiàng)目建立向?qū)υ捒?，點(diǎn)擊 Next，然后會出現(xiàn)如圖 所示的新建項(xiàng)目向?qū)υ捒?，此次對話框用于登記?xiàng)目所在文件夾、設(shè)計(jì)項(xiàng)目名稱和項(xiàng)目頂層文件實(shí)體名。 Quartus II 設(shè)計(jì)仿真 1） 創(chuàng)建波形文件 選擇菜單命令“ File— New— Vector Waveform File”，如圖 所示，然后單擊 OK按鈕，就會出現(xiàn)一個(gè)無標(biāo)題的波形編輯窗口，如圖 所示。 傳統(tǒng)的數(shù)字電壓表設(shè)計(jì)通常以大規(guī)模 ASIC(專用集成電路 )為核 心器件，輔以少量中規(guī)模集成電路及顯示器件構(gòu)成。同時(shí)，把讀取的 8 位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便于輸出 3位十進(jìn)制的 BCD 碼送給數(shù)碼管，以顯示當(dāng)前測量電壓值。 這里我們采用方案一。 START： A／ D 轉(zhuǎn)換啟動脈沖輸入端，輸入一個(gè)正脈沖（至少 100ns 寬）使其啟動（脈沖上升沿使 0809 復(fù)位，下降沿啟動 A/D 轉(zhuǎn)換）。 GND：地。 轉(zhuǎn)換數(shù)據(jù)的傳送 A/D 轉(zhuǎn)換后得到的數(shù)據(jù)應(yīng)及時(shí)傳送給單片機(jī)進(jìn)行處理。 （ 3） 中斷方式 把表明轉(zhuǎn)換完成的狀態(tài)信號（ EOC）作為中斷請求信號，以中斷方式進(jìn)行數(shù)據(jù)傳送。低 4 位相加為“ 1110”，大于 9，加 6 將其調(diào)整為 BCD 碼，其值為 0100，并且向前有一進(jìn)位。若得到的結(jié)果大于 9 且 小于 16 時(shí) ,該位進(jìn)行加 6 修正。 沈陽理工大學(xué)學(xué)士學(xué)位論文 20 5 功能模塊 ADC0809（ ad） 功能：利用 ADC0809 作為電壓采樣端口，進(jìn)行 A/D 轉(zhuǎn)換。 oe:out std_logic。 signal lock:std_logic。039。 oe=39。039。 else next_state=st2。 lock=39。139。139。 end if。 上述程序中用 CaseWhen 語句構(gòu)成了一個(gè) Moore 狀態(tài)機(jī)，將信號 oe 設(shè)定為高電 位，這樣在下一個(gè)脈沖信號 clk 正沿時(shí)，才開始讀取 ADC0809 上的數(shù)字轉(zhuǎn)換信號。 沈陽理工大學(xué)學(xué)士學(xué)位論文 24 b_dataout:out std_logic_vector(11 downto 0))。 signal c2:std_logic。 c1=39。 (4)BCD Addition(3~0) vdata(3 downto 0)=hdata(3 downto 0)+ldata(3 downto 0)+0110 when c0=39。139。