【正文】 end if。039。039。139。 when p2top1= if(p1 = 39。 擊球失誤， p1方得分 state = ends。) then state = p2top1。) then state = p1top2。 end if。139。139。) then clear = 39。039。 表示當(dāng)前發(fā)光二極管被點(diǎn)亮的位置 TYPE statetype IS (waiting,p1ready,p2ready,p1top2,p2top1,ends)。 use 。 end if。) then total_2 =0。139。 END ENTITY。139。 end if。clk為 1MHz高頻時(shí)鐘輸入， sel為分頻輸出選擇 clk_out:OUT STD_LOGIC)。 end if。digit = d4。 PROCESS(clk) BEGIN if(rising_edge(clk)) then 掃描數(shù)碼管 if(count=6) then count = 0。 END CASE。 d4 = 0110000。 d4 = 1110000。 d4 = 1111001。 END CASE。 when 8= d1 = 0000000。 when 4= d1 = 0000000。 BEGIN PROCESS(score1,score2) BEGIN 以下為分?jǐn)?shù)譯碼進(jìn)程 CASE score1 IS when 0= d1 = 0000000。 ENTITY score_show IS PORT(clk: IN STD_LOGIC。 END PROCESS。 END PROCESS。 ARCHITECTURE main OF score_stat IS SIGNAL score_1,score_2:integer range 0 to 11。 U4: total_stat PORT MAP(p1total=p1total,p2total=p2total,total1=total1,total2=total2,reset=clear,reset_all=reset,ends=ends)。 score1,score2: IN integer range 0 to 11。 END COMPONENT。 p1total,p2total,p1win,p2win,clear,first: OUT STD_LOGIC。 SIGNAL total1,total2 : integer range 0 to 4。 use 。 when total1 = 4 OR total2 = 4 當(dāng)一方獲勝 4局時(shí)比賽結(jié)束 else 39。 總比分和 ends,who:OUT STD_LOGIC)。 本文是在指導(dǎo)老師 XXX 老師 的悉心指導(dǎo)下完成的 ， XXX 老師 在學(xué)術(shù)上嚴(yán)格要求， 老師 的教誨和鼓勵(lì)，及在學(xué)術(shù)上一絲不茍的精神， 本人 受益匪淺，在此向 XXX 老師 表示衷心的感謝和敬意！ 參考文獻(xiàn) [1] 劉艷 . EDA 技術(shù)在數(shù)字系統(tǒng)電路設(shè)計(jì)實(shí)驗(yàn)中的應(yīng)用 [J]. 實(shí)驗(yàn)室研究與探索 ,20xx,21(3): 63264 [2] 徐穎 .Protel 99 SE EDA 技術(shù)及應(yīng)用 [M].西安： 機(jī)械工業(yè)出版社 .20xx [3] 楊恒，盧飛成 . FPGA/VHDL 快速工程實(shí)踐入門(mén)與提高 [M].北京航空航天 大學(xué)出版社 .20xx [4]甘歷 .VHDL 應(yīng)用與開(kāi)發(fā)實(shí)踐 [M].科學(xué)出版社 .20xx [5] 盧杰，賴毅 . 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